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▍1. FPGA源代码

FPGA部分源代码，关于dsp48的应用，从一本很好的书上下的

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2023-06-23发布
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▍2. 用VerilogHDL编写的，一个占空比为50％的6分频电路

用VerilogHDL编写的，一个占空比为50％的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit

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2023-06-23发布
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▍3. E1 (FIRST ORDER EUROPE TRANSMISSION STANDARD)qw

E1 (FIRST ORDER EUROPE TRANSMISSION STANDARD)qw

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2023-06-23发布
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▍4. FPGA

基于fpga的多功能电子钟的设计非常使用希望对大家有帮助啊-FPGA-based multi-functional electronic clock design to use would like to help everyone ah

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2023-06-23发布
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▍5. Digital Design and Modeling with VHDL and Synthesis

Digital Design and Modeling with VHDL and Synthesis

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2023-06-22发布
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▍6. 上海交通大学电子信息与电气工程学院VHDL经典教程

上海交通大学电子信息与电气工程学院VHDL经典教程-Shanghai Jiaotong University Electronic Information and Electrical Engineering, Institute of Classical VHDL Tutorial

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2023-06-22发布
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▍7. asynchronous serial communication port of the FPGA, function (1) serial data rec...

异步串口通信口在FPGA实现，功能有（1）串行数据接收的同步控制；（2） 串行数据发送的同步控制-asynchronous serial communication port of the FPGA, function (1) serial data receiver synchronization control; (2) the transmission of serial data synchronization control

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2023-06-21发布
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▍8. This tutorial presents an introduction to Altera’s Nios R II processor, which...

This tutorial presents an introduction to Altera’s Nios R II processor, which is a soft processor that can be in- stantiated on an Altera FPGA device. It describes the basic architecture of Nios II and its instruction set. The NiosII processor and its associated memory and peripheral components are easily instantiated by using Altera’s SOPCBuilder in conjuction with the Quartus R II software.

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2023-06-21发布
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▍9. "Verilog HDL Design Guide" 4

《Verilog HDL 程序设计教程》4-"Verilog HDL Design Guide" 4

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2023-06-21发布
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▍10. A VHDL source code for testing the digits and the switches on a spartan 3 basys...

A VHDL source code for testing the digits and the switches on a spartan 3 basys board

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2023-06-18发布
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▍11. 火车售票系统显示牌 FPGA VHDL

实现一个售票系统显示牌的设计，使用8位拨码开关输入车次，按键A按下一次表示该车次售出一张票，同时数码管显示该车次（K+3个数码管显示拨码开关对应的十进制数，如拨码开关值为”00010101”时，则车次为 “K021”）及该车次剩余的票数(每车次总票数值为100)，若K021次车还剩余78张票，则数码管显示“K021-78”。要求至少存储3趟车次信息，例如车次K020，K021，K022 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

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▍12. 一个用VHDL语言编写的双端口存储器程序，可下载在FPGA中使用

一个用VHDL语言编写的双端口存储器程序，可下载在FPGA中使用-Written in VHDL language using a dual-port memory program can be downloaded in the FPGA using

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2023-06-18发布
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▍13. D触发器，T触发器计数器MUX采用主动HDL可以运行使用3.2版本…

d flip flop t flip flop counter mux using active hdl can be run using 3.2 version and creating new design

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2023-06-18发布
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▍14. 基于VHDL的1602显示程序,包含完整的源代码,锁脚文件以及下载文件,可直接下载使用

基于VHDL的1602显示程序,包含完整的源代码,锁脚文件以及下载文件,可直接下载使用-VHDL-based display program in 1602, contains the complete source code, locking pin, as well as download files documents can be directly downloaded using

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2023-06-18发布
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▍15. 曼彻斯特编码技术用电压的变化表示0和1。规定在每个码元中间发生跳变。高→ 低的跳变表示0，低→ 高的跳变表示为1。每个码元中间都要发生跳变，接收端可将此变化提取...

曼彻斯特编码技术用电压的变化表示0和1。规定在每个码元中间发生跳变。高→ 低的跳变表示0，低→ 高的跳变表示为1。每个码元中间都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致-Manchester coding techniques that use voltage changes in 0 and 1. Provisions in the middle of each symbol hopping happen. High → low hopping express 0, low → high jump for the express one. Symbol between each transition must happen, this change in the receiver can be extracted as a synchronization signal to the receiving end of the clock and send the equipment to maintain the same clock

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▍16. 这是一个非常实用的，非常实用，关于使用的软件，电动汽车…

这是一个很实用的，很实用的，关于软件的使用，大家可以来看看。-This is a very practical, very practical, with regard to the use of software, everyone can come and see.

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▍17. Mainly on the introduction MAGIC3000 series CPLD development board of the 10 exa...

主要介绍了关于MAGIC3000系列CPLD开发板的十个实例,如霓虹灯演示、与PC串口通信等。-Mainly on the introduction MAGIC3000 series CPLD development board of the 10 examples, such as neon demonstration, with the PC serial port communications.

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▍18. 用VHDL语言实现的ARM处理器的标准内核的源代码程序，可在重用...

用VHDL语言实现的ARM处理器的标准内核的源代码程序，可在重用-use of the VHDL standard ARM processor core source code procedures, the reuse

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▍19. 主要是通过Altera公司的Cuclone系列的FPGA

主要是通过Altera公司的Cuclone系列的FPGA-EP1C3T144C8产生余弦波的源代码 基于LPM-ROM余弦波一周期含有256个10位数据；-Mainly through Altera s Cuclone series of FPGA-EP1C3T144C8 cosine wave generated source code based on the LPM-ROM cosine wave of one cycle containing 256 10-bit data

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▍20. 电梯控制 记忆，上升下降停站 超载报警故障.....。

电梯控制 记忆，上升下降停站 超载报警故障.....。-Verilog EDA dianti

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2023-06-16发布
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