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▍1. 在ise10.1.3 Xilinx PicoBlaze的应用开发。

Xilinx PicoBlaze application developed in ISE10.1.3.

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2023-07-28发布
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▍2. 修改后的展位乘法的两个华莱士算法签名和签名二进制数

这个项目修改后的展位华莱士算法给出了所需的方法来实现一种高速度和高性能并行计算的复数模拟乘法器。设计的结构使用基数 4 修改 Booth 算法和华莱士树。这两种技术来加速增殖过程，作为他们的能力，以减少局部产品代到 11/2 和压缩部分产品期限按比例为 3 ∶ 2。尽管如此，携带保存加法器 （CSA） 是用来增强系统的加法过程的速度。设计了系统有效地使用 VHDL 代码为 8 x 8 位签署数字和成功的模拟. Booth 型乘法器可以减少迭代步长，以执行乘法比较常规步骤操作次数。Booth 算法 "扫描" 乘法器操作数，并跳转到链的这种算法可以减少产生相对于常规的乘法算法，每个位的乘数乘以与被乘数和部分产品对齐和加在一起的结果所需的加法次数。更有趣的是加法次数是数据依赖

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2023-07-28发布
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▍3. 阅读FPGA的SRAM中，然后通过对几个CY7C68013

FPGA读SRAM中的数再传给CY7C68013-Reading SRAM in the FPGA, then pass on a few CY7C68013

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2023-07-28发布
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▍4. 音频信号分析仪的FPGA源码

 音频信号先经过由运放和电阻组成的50Ohm阻抗匹配电路以满足输入阻抗50 Ohm的系统要求，这样方便信号功率的计算。为了保证所处理的信号被不失真的采样，信号还要通过截止频率为10Khz的抗混叠低通滤波器。最后为了AD能正确的采样，信号还要通过信号抬高电路。 经过12位A/D转换芯片MAX144转换后的数字信号经由基于FPGA的NIOSII处理器进行FFT变换和处理，分析各个频率点的功率值，并将这些值显示在LCD上。 该源代码就是fft变换的源代码

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2023-07-28发布
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▍5. DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M...

DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M-DDR controller VHDL source code. Using FPGA DDR interface controller, applicable to Altera FPGA, the highest frequency available 100M

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2023-07-27发布
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▍6. Verilog HDL

基于Verilog HDL的数字电压表的程序-Verilog HDL-based procedures for the digital voltmeter

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2023-07-27发布
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▍7. 这是一本介绍FPGA设计过程中关键问题的资料书,对参加面试或工程设计有一定帮助

这是一本介绍FPGA设计过程中关键问题的资料书,对参加面试或工程设计有一定帮助-This is an FPGA design process, introduce the key issues of information written on the interview or take part in engineering design has a certain extent, help

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2023-07-26发布
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▍8. SDH接收处理

模拟SDH帧结构，设计了状态机，能从连续传输的SDH字节流中找出帧头；从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟；设计了输入信号，输出包括E2串行数据、E2串行时钟和SDH帧头位置指示

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2023-07-26发布
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▍9. 正弦波在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过...

正弦波在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-sine wave in dspbuilder under VHDL source code and test incentives document matl ab model, the simulation under through modelsim

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2023-07-26发布
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▍10. build synthesizer on a de2 dev fpga board

build synthesizer on a de2 dev fpga board

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2023-07-24发布
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▍11. 用verilog编写的乒乓球游戏，内带ps2，VGA驱动，下载到spantan3开发板上即可使用（原创）...

用verilog编写的乒乓球游戏，内带ps2，VGA驱动，下载到spantan3开发板上即可使用（原创）-Prepared using Verilog table tennis game, with band ps2, VGA driver, download to spantan3 development board to use (original)

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2023-07-23发布
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▍12. VHDL basic computing, the use of 8bit for the multiplier, will be the value of t...

VHDL基本运算，采用8位为乘法器，将两个8位字符串的值输入相乘后

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2023-07-23发布
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▍13. 本章介绍了两个EDA技术的综合应用设计实例:数字闹钟和直接数字频率合成器DDS。...

本章介绍了两个EDA技术的综合应用设计实例:数字闹钟和直接数字频率合成器DDS。-EDA chapter describes the two technologies integrated application design example: digital alarm clock and direct digital synthesizer DDS.

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2023-07-23发布
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▍14. using VHDL prepared by the LED display driver circuit design source

用VHDL语言编写的LED显示器驱动电路的设计源程序-using VHDL prepared by the LED display driver circuit design source

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2023-07-22发布
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▍15. Application of VHDL language of the control procedures of traffic lights. Famili...

应用VHDL语言编写交通灯的控制程序。 熟悉该语言的基本用法。-Application of VHDL language of the control procedures of traffic lights. Familiar with the basic use of the language.

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▍16. 收集了目前关于FPGA设计的论坛，大家如果有什么疑问，可以到这些论坛上求助。...

收集了目前关于FPGA设计的论坛，大家如果有什么疑问，可以到这些论坛上求助。-The collection of the current design of the forum on the FPGA, there is little doubt if the U.S. can go to for help on these forums.

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▍17. 这个免费的CPU

This free cpu-ip! use verilog

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2023-07-21发布
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▍18. vhdl 基于cpld的8*8点阵显示显示心型

基于CPLD的实现控制8x8点阵动态显示心型图案的程序，使用VHDL语言，通过调节分频系数可以实现点阵的变换速度，通过改变不同的状态可以让点阵显示不同的图案。

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2023-07-21发布
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▍19. 数字式移相信号发生器可以产生预置频率的正弦信号，也可产生预置相位差的两路同频正弦信号，并能显示预置频率或相位差值；...

数字式移相信号发生器可以产生预置频率的正弦信号，也可产生预置相位差的两路同频正弦信号，并能显示预置频率或相位差值；-digital phase shifting generator can produce preset frequency sinusoidal signal, Preferences may also have phase difference with the way the two-frequency sinusoidal signal, and can show that the preset frequency or phase difference value;

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▍20. xvrware图书馆Xilinx Inc.

XVRWARE Library Xilinx Inc. The XVRWARE Synthesis library provides macros and synthesis examples for constructing TMR circuits in VHDL for the Virtex architecture

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2023-07-20发布
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