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Verilog-HDL-tutorial
verilog HDL经典的入门书籍，内容很详细，讲了许多实例，适合硬件描述语言初学者。(verilog HDL classic introductory book, the content is very detailed, spoke many instances, suitable hardware description language for beginners.)
- 2013-10-08 20:21:51下载
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汉/解码器
应用背景执行汉明编码和解码的32bit数据。关键技术Verilog代码的执行，汉明码在单时钟周期的32位数据编码。 ；Verilog代码进行汉明编码解码和单时钟周期的32位数据纠错。 ；试验台包括验证码。 ；在artix-7 100t现场可编程门阵列测试。简化的界面。
- 2023-03-26 14:00:03下载
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8位数字显示的简易频率计
（1）能够测试10HZ~10MHZ的方波信号；
（2）电路输入的基准时钟为1HZ，要求测量值以8421BCD码形式输出；
（3）系统有复位键；
（4）采用分层次分模块的方法，用Verilog HDL进行设计，并对各个模块写出测试代码；
（5）具体参照说明文档（包含源代码，仿真图，测试波形，详细的设计说明）(A square wave signal capable of testing 10HZ~10MHZ;
(2) the reference clock input by the circuit is 1HZ, and the measured value is output in the form of 8421BCD code;
(3) the system has a reset key;
(4) adopt the method of layering sub sub module and design with Verilog HDL;
(5) write test simulation program.)
- 2020-12-02 02:59:26下载
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FPGA 高斯滤波器
此筛选器是由语言 HDL 设计的。成功模拟上协同作用。此筛选器用于视频和图像处理项目，降低盐及胡椒噪音。
- 2022-03-16 02:08:29下载
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05_fifo_test
说明： FIFO: First in, First out 代表先进的数据先出，后进的数据后出。Xilinx 在 VIVADO 里为我们已经提供了 FIFO 的 IP 核, 我们只需通过 IP 核例化一个 FIFO，根据 FIFO 的读写时序来写入和读取FIFO 中存储的数据。(FIFO: first in, first out represents the first out of advanced data, and the last in data is the last out. Xilinx has provided us with the IP core of FIFO in vivado. We only need to instantiate a FIFO through the IP core, and write and read the data stored in FIFO according to the FIFO read-write timing.)
- 2021-04-08 22:19:20下载
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PC
说明： Verilog HDL语言编写的32位程序计数器（PC）完整工程及相应仿真，QuartusII7.2下编译通过可正常使用。(Complete engineering and simulation of Verilog HDL language of the 32-bit program counter (PC), QuartusII7.2 compiled through normal use.)
- 2012-09-06 09:07:47下载
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DAC_sinewave_timer_int
8051 1Khz sine wave generator. make use of DAC0808 and timer 0 interrupt. Also single led is blinked continuously.
- 2011-12-12 13:19:08下载
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multiply_8_VHDL
由8 位加法器构成的以时序方式设计的8 位乘法器，采用逐项移位相加的方
法来实现相乘的VHDL程序代码。包含几个小模块和一个顶层设计文件，运行可用。(an 8 bit multiplier combined with 8 bit adder using a design by way of timing,and it use a way of Itemized shift to implement the multiply.It include some little module and a top level design document.)
- 2014-04-11 16:58:04下载
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uart
通过串口发送，实现FPGA与stm32的dds发生器(Implementation of DDS generator)
- 2018-11-28 09:19:29下载
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altera实现的UDP协议（Verilog实现）
Verilog实现的udp协议，比网络上的资源更加丰富，想要了解altera tse相关源码，就大胆下载吧，给你想要的一切。
- 2022-04-27 08:25:46下载
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