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VERILOGFIFO
FIFO的verilog描述(Verilog description of the FIFO)
- 2009-04-12 18:06:50下载
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数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法...
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可。-NC NC divider divider design of its function is when the input given different input data, input the clock signal will have different sub-frequency ratio, NC prescaler value can be used include parallel preset counter adder design is completed, the method is to count the number of overflow bit with preset load to the input signal phase.
- 2023-04-20 16:25:03下载
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96x96数字复用/解复用SPI
96x96 Digital MUX/DEMUX via SPI
- 2023-08-24 02:45:04下载
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LVDS_RX
说明: lvds_rx IP核硬件设计代码,使用时注意LVSD_RX模块的延时参数的设置,3.5倍时钟相位的设置(Lvds IP core hardware design code, when using the attention LVSD module delay parameter settings, 3.5 times the clock phase settings)
- 2021-04-26 11:38:45下载
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基于FPGA的数字频率计VHDL源码(精确到1.1hz至20.0mhz)
当时是用于课程设计而编写的代码,经过的运行没有错误。精确率很高。基于FPGA的数字频率计VHDL源码(精确到1.1hz至20.0mhz)
- 2022-02-14 20:48:42下载
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This is the design of the divider module EDA. Can achieve three different freque...
此为EDA设计的分频器模块。可以实现三种不同的频率信号,可以通过使用者自由设置频率大小-This is the design of the divider module EDA. Can achieve three different frequency signals, users can freely set the frequency of the size of
- 2022-07-22 16:48:57下载
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altera公司cycloneII全系列说明书,实用
altera公司cycloneII全系列说明书,实用-altera" s cycloneII a full range of manual, practical
- 2022-02-04 11:53:16下载
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帧同步信号FPGA实现代码(可正常运行)
通信系统帧同步信号的设计与实现,巴克码识别器系统完整VHDL程序,本人课程设计,完全能正常运行,程序运行环境为Quartus II 7.2 (32-Bit),win7系统。编译码模块、分频模块、门限设置模块、仿真电路和程序都有。相互交流,共同学习!!
- 2022-03-24 07:45:00下载
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Source
I2C 控制器的 Verilog源程序2(I2C controller Verilog source 2)
- 2008-12-10 16:05:13下载
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add_verilog
2位全加器,实现全加器的功能,有近位的加法,输出也有近位,还有testbench,进行验证,验证通过(Two full adders, to achieve full adder function, nearly bit adder, there are nearly bit output)
- 2014-05-14 18:56:33下载
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