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Sdram 控制器
在 verilog 代码 sdram 控制器.
在 first.rar--
matlab 代码是在 first.rar
为接收器分布给出了在 MATLAB 文件 clockTreeAssignment.m 中找到零偏差时钟直线树。
发现从根源到汇的延迟 （时钟延迟）。使用埃尔莫尔延迟-model(i.e no need to do SPICE simulation)
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- 2022-07-04 18:19:05下载
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FPGA SDRAM读写
SDRAM即同步动态随机存储器，同步是指memory工作需要同步时钟，内部命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断地刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据读写
- 2022-07-05 13:52:56下载
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Verilog HDL 频率可调的任意波形发生器
Verilog HDL数字系统设计项目，频率可调的任意波形发生器，可以输出正弦波、方波、三角波和反三角四种波形(Verilog HDL digital system design projects, adjustable frequency arbitrary waveform generator can output sine wave, square wave, triangle wave and the anti-triangular four waveform)
- 2011-05-08 03:21:34下载
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400rdm
用于FPGA的学习，大家值得借鉴，可以好好学习一下(this is for fpga and you can use this.)
- 2020-06-16 15:20:02下载
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AXI slave
一个AXI slave的Verilog实现代码，内部有基于UVM编写的testbench,该slave是基于AXI3协议来实现的，可以给初学者一些启示
- 2023-09-07 19:50:05下载
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TimeQuest就一定要搞定
时序约束方面的经典文章，适合学习FPGA的初学者(A classic article on timing constraints, suitable for beginners to learn FPGA)
- 2018-02-28 11:08:32下载
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Altera FPGA配置AD5300 Verilog代码
Altera FPGA 利用SPI口配置外部DACAD5300的Verilog代码，代码经调试后运行稳定。友情提示，由于本人水平有限，代码不可避免存在问题，敬请谅解
- 2022-09-05 02:50:03下载
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ddr3_mig8
fpga实现ddr数据收发测试，完整的工程，下载解压后，即可正确运行，已多次验证无误(FPGA DDR data receive and receive test, complete engineering, download and unzip, can run correctly, has been verified many times)
- 2018-01-18 21:05:12下载
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说明： 基于FPGA的USB接口设计，实现了USB与FPGA的通信(USB interface to FPGA-based design, implementation of the USB communication with the FPGA)
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设计 verilog 蓝牙模块
蓝牙是一种标准协议的设备 （如手机、 掌上电脑、 个人电脑和任何其他设备之间的无线连接。这一标准的主要目的是提供免版税标准这种无线协议。这个项目的目标是打造 HCI LMP，开源免费蓝牙基带控制器和高层次软件栈
- 2022-01-21 00:55:09下载
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