登录
首页 » VHDL » a

a

于 2013-07-21 发布 文件大小:1KB
0 80
下载积分: 1 下载次数: 49

代码说明:

  用verilog实现除法器,调用了ip核,不仅有源代码,还有测试程序的时序编写(verilog ise divider)

文件列表:

a.txt,872,2013-07-21

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 696522资源总数
  • 104042会员总数
  • 18今日下载