dpll
于 2017-04-04 发布
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代码说明：
数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法(Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis and computer simulation of specific methods)
文件列表：
全数字锁相环的verilog源代码.txt,3844,2007-04-02
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