24_Timer
于 2021-04-27 发布
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代码说明：
说明： 使用Verilog编写的24位定时器，具有apb 总线接口，可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)
文件列表：
24_Timer\Timer24.v, 2203 , 2019-03-26
24_Timer\Timer24_tb.v, 2154 , 2019-03-25
24_Timer, 0 , 2019-04-01
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