SystemVerilog验证++测试平台编写指南

代码说明：

说明：  基于sv的uvm平台搭建实战，对于验证方法学来说，分层的测试平台是一个关键的概念。虽然分层似乎会使测试平台变得更复杂，但它能够把代码分而治之，有助于减轻工作负担，而且重复利用效率提升。验证平台可以类似分为五个层次：信号层、命令层、功能层、场景层和测试层。(Construction of UVM platform based on SV)

文件列表：

SystemVerilog验证%2B%2B测试平台编写指南.pdf, 26326568 , 2020-01-04