AD9361中文资料
AD9361中文资料，内容讲述了9361的使用，希望对射频开发者有用，AD9361规格除非另有说明,电气特性在 VDD GPO=33V, VDD INTERFACE=18V,所有其他VDDx引脚=1.3V,T=25°C下测得。表1参数符号最小值典型值最大值件测试条件/注释接收器,一般中心频率706000增益最小值最大值74.5800MH73.02300 MHZ(RX1A, RX2A)72.02300 MHz (RX1 B, RX1CRX2B, RX2C)65.55500 MHZ( RX1A, RX2A)增益步进接收信号强度指示器档位dB准确度dB接收器,800MHz噪声系数最大RX增益三阶输入交调载点IIP318dBrn最大RX增益二阶输入交周载点lP2最大RX增益本振(LO泄漏122dBmRX前端输入正交增益误差0.2%相位误差度调制精度(EVM)192MHz参考时钟输入S10巛1至RX2隔离R×1A至RX2A,RX1C至RX2CX1B至RX2B55RX2至RX1隔离RX2A至RX1A,RX2C至RX1CRX2B至RX1B接收器,2.4GHz噪声系数最大RX增益三阶输入交调载点lP314dBm最大RX增益阶输入父调载点lIP 2d bm最大RX增益本振(LO泄漏110dBm接收器前端输入正交增益误差相位误差0.2度调制精度(∈VM)4240MHz参考时钟输入5110RX1至RX2隔离RX1A至RXZA,RX1C至RX2CRX1B至RX2BRX2至RX1隔离RX2A至RX1A,RX2C至RX1CRX2B至RX1BRev. D Page 3 of 36AD9361参数符号最小值典型值最大值件测试条件注释接收器:55GHz噪声系数NF38最大RX增益三阶输入交调载点lP3d Bm最大RX增益二阶输入交调载点lP2dBm最人RX增益本振LO泄漏dBmx前端输入正交增益误差0.2相位误差度调制精度(EVM)40MHz参考时钟针对RF频率合成器内部加倍)输入51RX1A至RX2A隔离RXA至RX1A隔离5dB发射器一一般中心频率000z功率控制范围dB功率控制分辨率0.25发射器:800MHz输出S2最大输出功率dBm1MH信号音509负载)调制精度(EVM)192MHz参考时钟三阶输出交调载点OIP3dBm载波泄漏dBc0dB衰减40dB衰减本底噪声-157dBm/Hz90MHz偏移隔离1至TX2TX2至T×150dB发射器.24GHz输出SdB最大输出功率7.5dBm1MHz信号音(50Ω负载)调制精度(VM)dB40MHZ参考时钟三阶输出交调载点OIP319dbm载波泄漏0dB衰减3240dB衰减本底噪声156dBm/H290MHz偏移隔离TX1至TX2TX2至TX1dB发射器,5.5GHz输出S最大输出功率6.5dBm|7M信号音50负载)调制精度(EvM)3640MHz参考时钟(针对RF频率合成器内部加倍)三阶输出交调载点OIP317d Bm载波泄漏dBo0dB衰减40dB衰减本底噪声151dBm/Hz90MHz偏移隔离TX1至TX2TX2至TX150Rev. d Page 4 of 36AD9361参数1符号最小值典型值最大值件测试条件注释TX监控器输人(X_MON1,最大输入电平dBm动态范围准确度dBLO频率合成器O频率阶跃2.4 GHz. 40 MHz参考时钟积分相位噪声800 MHZrm100Hz至100MHz,3072MHz参考时钟(针对RF频率合成器内部加倍)24 GHz0.37rm100Hz至100MHz,40MHz参考时钟5.5 GHzrms100Hz至100MHz,40MHz参考时钟(针对R频率合成器内部加倍)参考时钟( REF CLKREF CLK要么为 XTALPXTALN引脚的输入要么为直接连接XTALN引脚的线路输入频率范围50品振输入外部振荡器信号电平Vpp|交流耦合外部振荡器辅助转换器ADO分辨度位输入电压最小值最大值VDDAIP3 BB-005DAO分辨度位输出电压最小值最大值VDD GPO-03输出电流mA数字规格(MOS)逻辑输入输人电压高VDD INTERFACE XO.8VDD INTERFACE低VDD INTERFACE×02V输入电流低+10逻辑输输出电压局VDD INTERFACE XO. 8低VDD_INTERFACE X0.2V数字规格(LVDS)逻辑输入输人电压范围8251575对中的各差分输入输入差分电压阈值100+100接收机差分输入阻抗100Rev. D Page 5 of 36AD9361参数符号最小值典型值最大值件测试条件/注释逻辑输出输出电压高低3751025输出差分电压150Vvvv可分75mV个阶跃编程输出失调电压1200通用输出输出电压高低VDD GPO×08VDD GPO×0.2输出电流SP|时序VDD INTERFACE= 1.8 VSPI CLK周期脉冲宽度SPI ENB建立至第一 SPI CLK上升沿最后 SPI CLK下降沿至0SPI ENB保持SPI DI数字输入建立至SP⊥CLKts数据输入保持至 SPI CLKnsSPI CLK上升沿至输出数据延迟4线模式3线模式ns总线周转时间,读BBP驱动最后地址位后总线周转时间,读0tco(max)nsAD9361驱动最后数据位后数字数据时序(CMOS),VDD INTERFACE=1.8VDATA CLK时钟周期1627661.44 MHZDATA CLK和 FB CLK脉冲宽度t的45%tcp的556TX数据TX FRAME,P0_D和建立至FB_CLK保持至 FB CLKHIX0DATA CLK至数据总线输出延迟toax01.5DATA_CLK至 RX FRAME延迟1.0脉冲宽度使能TXNRXFDD独立ENSM模式TXNRX建立至 ENABLEt0nsTDD ENSM模式总线周转时间RX前2×toTDD模式RX后2×tcpTDD模式容性负载3容性输入pRev. d Page 6 of 36AD9361参数符号最小值典型值最大值件测试条件注释数字数据时序(CMOS)VDD INTERFACE=2.5VDATA CLK时钟周期16.27661.44 MHzDATA CLK和 FB CLK脉冲宽度tcp的45%tc的55%TX数据TX FRAME,POD和P1 D建立至FB_CLK保持至 FB CLKDATA CLK至数据总线输出延迟tox0DATA CLK至 RX FRAME延迟tODDy脉冲宽度使能IXNRXXNRXPW trpFDD独立ENSM模式IXNRX建立至 ENABLEtTXNRXSU OIDD ENSM模式总线周转时间RX前2×toTDD模式tRusT2×tTDD模式容性负载容性输入数字数据时序LvDS)DATA_CLK时钟周期4.069245.76MHzDATA_CIK和FB_CK脉冲宽度t的45t的59TX数据IX HRAM和XD建立至 FB CLK保持至FB_CLKDATA CLK至数据总线输出延迟|tox025DATA CLK至 RX FRAME延迟0.25脉冲宽度使能FDD独立ENSM模式TXNRX建立至 ENABLE0TDD ENSM模式总线周转时间RX前2RX后容性负载容性输入pl电源特性13V电源电压1.2671.33VDD INTERFACE电源额定设置2.5LVDS1.82.5VDD INTERFACE容差+5%容差适用于任何电压设置VDD GPO电源标称设置3.3未用时,必须设为13VVDD GPO容差5%容差适用于任何电压设置电流消耗VDDx,休眠模式所有输入电流之和VDD GPO50A无负载指参数中多功能引脚的单个功能时,只会列出引脚名称中与规格相关的部分。要了解多功能引脚的仝部引脚名称,请参见引脚配置和功能描述"部分。Rev. D Page 7 of 36AD9361功耗一vDD_ INTERFACE表2 VDD INTERFACE=12V参数最小值典型值最大值件测试条件/注释休眠模式加电,器件禁用1RX 1TX DDRLTE10单端口2.9mA3072MHz数据时钟,CMOS双端∏2.7mA1536MHz数据时钟,CMOSLTE20双端口5.2mA3072MH数据时钟,CMOS2RX, 2TX, DDRLTE双端口1.3DA768MHz数据时钟,CMOSLTE10单端口4.6mA6144MHz数据时钟,CMOS双端口5.0mA3072MHz数据时钟,CMOSLTE20双端口8.2mA6144MHz数据吋钟,CMOSGSM双端口0.21.08MHz数据时钟,CMOSWiMAX 8.75双端口3.320MHz数据时钟,CMOSWiMAX 10单端口TDD RX0.5mA224MHz数据时钟,CMOSTDD TX3.6A224MHz数据时钟,CMOSFDD3.8448MHz数据吋钟,CMOSWiMAX 20双端口FDD6.7mA448MHz数据时钟,CMOS表3vDD| NTERFACE=18V参数最小值典型值最大值件测试条件/注释休眠模式加电,器件禁用1RX 1X DDRLTE10单端口4.5A3072MHz数据时钟,CMOS双端口4.1mA1536MHz数据时钟,CMOSLTE20双端口8.0mA30.72MHz数据时钟,CMoS2RX.2TX DDRLTE双端口2.0mA768MHz数据时钟,CMOSLTET0单端口8.0A6144MHz数据时钟,CMOS双端口7.5mA3072MHz数据时钟,CMOSLTE20双端口140mA6144MHz数据时钟,CMOSGSM双端口0.3A1.08MHz数据时钟,CMOSWiMAX 8.75双端口5.0MA20MHz数据时钟,CMOSRev. d Page 8 of 36AD9361参数最小值典型值最大值件测试条件/注释WiMAX 10单端口I DD RX07mA224MHz数据时钟,CMOTDD TX5.6mA224MHz数据时钟,CMOSFDD60448MHz数据时钟,CMOSWIMAX 20双端口FDD107mA448MHz数据时钟,CMOSP-P5675mV差分输出140mA240MHz数据时钟,LVDS300m差分输出350A240MHz数据时钟,LVDS450mV差分输出470mA240MH数据时钟,LVDS表4 VDD INTERFACE=25V参数最小值典型值最大值件测试条件/注释休眠模式150A加电,器件禁用1RX, 1TX DDRLTE10单端口6.5mA3072MHz数据时钟,CMOS双端口6.0A1536MHz数据时钟,CMOSLTE20双端口115nA3012MHz数据时钟,CMOS2RX, 2TX DDRLTE双端口30mA768MHz数据时钟,CMOsLTE10单端口115mA6144MHz数据时钟,CMOS双端口A3072MHz数据时钟,CMOSLTE20双端口2006144MHz数据时钟,CMOSGSM双端口0.5A1.08MHz数据时钟,CMOWiMAX 8.75双端口7.3A20MHz数据时钟,CMOSWIMAX 10单端TDD RX224MHz数据时钟,CMOSTDDTX8.0mA224MHz数据时钟,CMOSFDD8.7mA448MHz数据时钟,CMOSWiMAX 20双端口FDD153A448MHz数据时钟,CMOSP-P5675mV差分输出26.0240MHz数据时钟,LVDS300mV差分输出450mA240MHz数据时钟,LVDS450mV差分输出mA240MHz数据时钟,LVDSRev. D Page 9 of 36AD9361功耗一—vDDD1P3_DG和vDDA(全部13V电源组合)表5800MHz,TDD模式参数最小值典型值最大值件测试条件/注释1 RX5MHz带宽180nA连续RX10MHz带宽210A迕续RX20MHz带宽260MA连续RX2RX5MHz带宽265MA连续RX10MHz带宽315A连续RX20MHz带宽405mA连续RX1TX5MHz带宽dBl340nA连续TX-27dBmA连续TX10MHz带宽7 dBm360A连续TX27 dBm220MA连续TX20MHz带宽7 dBm400连续TX-27 dBm250mA连续TX5MHz带宽7 dBm550连续TX27 dB260连续TX10MHz带宽7 dBmA连续TX2 dBm310A连续TX20MHz带宽7 dBm660nA连续TX-27 dBm370mA连续TXRev. D Page 10 of36
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光纤通信中数字信号处理
论文，高速光纤通信与数字信号处理。相干光接收，频偏估计，相位估计，算法。Y175785独创性(或创新性)声明本人声明所呈交的论文是本人在导师指导下进行的研究工作及取得的研究成果。尽我所知,除了文中特别加以标注和致谢中所罗列的内容以外,论文中不包含其他人已经发表或撰写过的研究成果,也不包含为获得北京邮电大学或其他教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。申请学位论文与套料若有不实之处,本人承担一切相关责任。本人签名:-/b日期:200列2关于论文使用授权的说明学位论文作者完全了解北京邮电大学有关保留和使用学位论文的规定,即:研究生在校攻读学位期间论文工作的知认产权单位属北京邮电大学学校有权保留并向国家有关部门或机构送交论文的复印件和磁盘,允许学位论文被查阅和借阅:学校可以公布学位论文的全部或部分内容,可以允许采用影印、缩印或其它复制手段保存、汇编学位论文。本人签名:日期:20°3.2导师签名:日期:100Gb/ s PM-QPSK相干光接收机载波频偏估计和相位恢复算法的研究摘要通信网络中高速率业务的不断发展,对现有的城域网络及省际、国际骨干通信网络的传输带宽提出了更高、更迫切的要求。从目前主流的1040Gbp光传输技术向100Gbs演进成为光传输技术的发展趋势。近年来大量研究表明,相位调制及相干接收是最具前景的100Gbs光传输方式。其中,采用相干接收技术的偏振复用QPSK( PM-QPSK传输系统最被业界认可。该系统的符号速率比比特率降低4倍,因此有较高的光谱利用率,且收发机结构相对简单实现相对容易。此外,信道中的各种损伤,如色散、载波频偏、相位偏移等导致的信号损伤,都能在接收机中通过电域的数字信号处理(DSP)来灵活地补偿。对调相信号,载波与本振间的频率和相位偏移会使信号产生较大的相位失真,频偏估计和相位恢复成为相干接收机中两个重要的功能模块。本文在国家863计划课题“1000b/s相干光传输关键技术研究(2009AA01Z221)”资助下,对上述系统接收机载波频偏和相位恢复算法展开了深入研究,主要内容如下:1.研究了 PM-QPSK的系统组成结构,重点研究了接收机DSP各组成模块的功能,并设计实现了相干接收机后端Maab仿真平台。2.详细分析了载波频偏估计算法,设计了算法并行处理实施方案以解决现有硬件处理速率不足够高的问题,并仿真验证了方案的可行性。设计了四次方频偏估计算法的并行结构;提出了基于误码性能反馈的 BA-PADE( BER-Aided pre-decision- based Angle DifferentialEstimator)算法,解决了传统PADE要求初始频偏设置与真实频偏接近的问题;提出了基于PADE的并行处理算法一一分组PADE( Grouped-PADE)。所设计方案均通过系统仿真验证了可行性。3.详细分析了载波相位恢复算法,为采用现有FPGA或DSP实现l00Gb/级信号处理,设计了载波相位恢复并行处理方案并仿真验证了方案的可行性。设计了基于Ⅴ iterbj- Viterbi的优化算法及其并行处理结构,将其同频偏估计并行算法联合进行了二进制定点仿真分析,仿真结果表明并行处理方案可显著降低硬件处理速率要求。关键词光传输相干接收频偏相位恢复THE RESEARCH OF FREQUENCY OFFSET ESTIMATIONAND PHASE RECOVERY ALGORITHMFOR 100Gbs OPTICAL COHERENT PM-QPSK RECEIVERABStRcTThe rapid development of high bit-rate services in communicationnetworks has instantly demanded a much higher bandwidth of coretransmission links in WAN, inter-province and international networks.The upgrade from the existing 10G/40G optical transmission to 100G hasbeen a trend. The research in recent years indicates that systems withphase modulation and coherent detection are the most promising, ofwhich PM-QPsk gets most recognitionThe PM-QPsK lowers the symbol rate as 1/4 of bit rate whichprovide high spectrum efficiency, and the transceiver structure ofPM-QPSK is simpler and so is easier to realize. Besides, with digitalalgorithms, the electrical Digital Signal Processing(DSP)in thee receivercan flexibly compensate the channel distortion caused by dispersion,carrier frequency offset and phase distortion. Since the phase distortioncaused by frequency and phase offset between lo and carrier is one ofthe main distortions in PM-QPSK, frequency offset compensation andphase recovery act as two of the core modules.With the support of National 863 Project"Research of the KeyTechnologies of 100Gb/s Optical Coherent Transmission Systems?", thisthesis mainly focuses on the research of the digital algorithms of carrierfrequency offset compensation and carrier phase recovery in the receiverof PM-QPSK system and the main contents are as follows1. Investigation of PM-QPSK structure, mainly on the receiver DSPstructure, including function of the several modules in this partDesigning and implementation of the Matlab simulation platform for theback-end of PM-QpsK receiver.2. Analysis on the carrier frequency offset estimation algorithmsdesigning of the parallel structure of the algorithms in order to break therestriction of hardware speed, with feasibility testified by simulationDesigning of the parallel structure of the 4 power method Designing ofBA-PADE (BER-Aided Pre-decision-based Angle Differential Estimator)based on BER feed-back to break the exact initialization restriction oftraditional PADE. Designing of a parallel operation scheme based onPADE, namely Grouped-PADE. Feasibility of both the forementionedscheme testified by simulation.3. Analysis on the carrier phase recovery algorithms, designing ofthe parallel operation scheme in order to realize phase recovery in100Gb/s PM-QPSK with current FPGA or DSP, with feasibility testifiedby simulation. Designing of the optimized and the parallel structure ofViterbi- Viterbi (V-V)method, and binary fixed-point simulation ofparallel v-v together with frequency offset algorithm, the result provedthat the scheme could observably lower the request to the hardwareoperation speedKEYWORDS optical transmission coherent detectionfrequency offset phase recovery
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