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09年全国大学生电子设计大赛优秀作品选集

于 2021-05-07 发布
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09年全国大学生电子设计大赛优秀作品选集。详细介绍了09年全国电赛优秀的作品。是不可多得的宝贵资料在实际制作中,我们选用CD1046锁相环芯片,功牽WS管IRF510等性价比较高的器件,采用基于MsP43OF169单片机的经典控制算法,较为出色地完成了各项指标要求理论分析与参数计算频率跟踪电路设计:Uret鉴相器环路滤波压控振荡器PLL OUTPDLFVCO256分频图2锁相环电路框图利用相环C冂4046可以实现输入信号的倍频和同步,输入频率45-5H,经256倍频后为11.52KHz-14.08KHz信号,送给单片机作为系统同步的时钟。单片机用DDS原理产生幅度可调的正昡信号,此时钟作为D/A输出的时钟,即可追踪输入信号的相位和频率。此正弦信号送给本设计中自闭环的DC-AC逆变器作为输入,输出电压就可以与参考输亼Uref冋频冋相。为俫证快速锁定,需要调整R1、R2、C1的值使锁相环中心频率稳定在5OHz。2.MPPT最大功率点跟踪的实现本设计采用WP130F169单片机,它有两路D/A、8路AD,可以轻松地实现连续的电压电流采集。单片机由此数据计算出实时功率后根据MT算法自动调整,当时通过增加系统的输入阻抗增加实际待到的输入电压U以提高功率,反之则降低U,最终达到的最大功率点跟踪。3.提高效率方法开关电源电路改计中的主要损耗包括:场效应管的导通电阻损耗和开关损耗:滤波电路屮电感和电容的损耗。综合考虑成本和性能,本电路选用了IRF540,其导通电阻仅为77亳欢,输入结电容为1700F。在带载额定电流1A时,全桥的静态功耗。由于滤波电感和电容工作在高频卜,起储能释能作用因此电感要尽减小内阻,并保留1mm磁防止饱和,电容则要选取等效串联电阻ESR较小的高频低阻类型,以减小在电容上产生的功率损耗。本作品中所用的电感线圈为多股漆包线并绕以减小高频下导线集肤敚应带来的损耗,并使用铁氧体材料的伭芯以减小其磁滞损耗。电窣则选用聚丙烯电窣,它具有较好的高频特性、稳定性和较小的损耗。4.滤波参数设计:滤波电感使用直径36m磁罐,加1mm磁隙,用0.4mm漆包线5股并绕20匝,实测电感为200u左右;为减小通带衰减,取截止频率为5kHz,百百倍于基频,得C=4.7uF为进一步减小止弦波谐波分量,又用60u铁粉环电感与0.68uF电容进行了二次滤波,最终效果比较理想。二、电路与程序设计DCAC电路LL"虚短"比铰器SPWM/浮栅驱动器0恰半滤波参考正弦波功率正弦波补偿网络图5自振荡逆变器框图AC逆变器由自振荡原理的D类功率放大器构成,利用负反馈的高频自激,产生幅度较弱的髙频振涝叠加在工频信号上,经过比较器产生髙频SF硎开关信号通过浮栅驱动器驱动MOS管半桥。R54.7K+|+H1CTAOVCC HO12 HO1QIN VSll VS1C4I(ul IOJuh正弦入45-51z10uFVSS COM A67 LOIQ233K图6DC-AC逆变器电路图由于负反馈在工频上是稳定的,因此输出的信号的放大倍数由R2与R4的分压比决定,而自振荡〔产生的SPw)频率可通过微调补偿网络屮的电阻、电容值来调整,实际中综合考虑损耗和滤波电路的设计,选定频率约为28KHz左右,保证输出电压在功率电源HDC范围内,比例放人系数选为12。这神逆变器自身闭环,整个电路只使用个比较器,可以根据负载的变化自动调整SPW的占空比,使输入输出电压始终成比例关系在木设计中,使用两个上述的自振荡逆变器构成平衡桥式( Balanced transformer loss)DC-^C变换器,以LM393作逆变的比较器,配合自带死区的IR21094浮栅驱动器驱动IRF540功率№os管,获得了较高的效率和极低的失真度2.过流保护及自恢复电路[104UTBR23R22K510RN5819[7A334R24LM358R387.5K91k

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setup时间,时序引擎:1.决定源时钟和目的时钟之间的普通周期。如果没有被发现,为分析考虑多达1000个时钟周期。2.检查覆盖普通周期上的起始点和终点所有上升和下降沿。3.在任何两个有效 active沿之间的最小正差值dela。这个deta被称为 setup分析的时序路径要求Setup路径要求示例假象2个寄存器之间的一条路径,这些寄存器由其相应时钟上升沿触发。这条路径有效的时钟沿只有上升沿。时钟定义如下:.clko周期6nsck1周期4nsCommon periodclko launch edgesSetup(1)Setup(2)clk1 capture edgesOns 2ns 4nss 8n5 10ns 12nsFigure 3-3: Setup Path Requirement Example图33显示有2个单独的源和目的时钟沿有资格受到 setup分析: setup(1和 setup(2):源时钟发送沿时间:0ns+1*T(ck0)=6ns目的时钟抓取沿时间:0ns+2*(ck1)=8nsSetup Path Requirement=抓取沿时间-发送沿时间=2ns在计算路径要求时候,需要考虑2个重要的点:1.时钟沿是理想的,那就是说,时钟树插入延迟不在考虑之内2.默认时钟在0时间点是 phase-aligned,除非他们的波形定义引进了 phase-shit。异步时钟相位关系未知。时序引擎在分析其间路径时候会考虑默认值。关于异步时钟的更多内容看下部分Setup分析数据要求时间Setup分析数据要求时间是指为了让目的单元能安全的采样数据,数据必须在这个时间点之前稳定。这个值基于:目的时钟采样沿时间.目地时钟延时源时钟和目的时钟的不确定性目的单元 setup时间Setup分析的数据抵达时间Setup分析的数据抵达时间,是指由源时钟发送的数据在路径终点的稳定时候所需要的时间。它的值基于:源时钟发送沿时间源时钟延时数据路径延时数据路径延时包括所有从起点到终点的单元(cel)和线(ne延时。在时序报告中, Vivado将 setup时序考虑为数据路径的一部分。相应的,数据到达和要求时间的公式为:Data Required Time (setup)= destination clock capture edge time+destination clock path delayclock uncertaintyData Arrival Time(setup)= source clock launch edge timesource clock path delay+ datapath delaysetup timeSetup裕量是指要求时间和实际抵达时间的差值:Slack (setup)= Data Required Time -Data Arrival Time在输入数据引脚寄存器上 Setup裕量为负值,说明寄存器有可能锁存到未知的值跳转到错误状态Hod检查Hod裕量的计算与 setup裕量计算直接相关。当 setup分析证明了在最悲观的情况下数据可以被安全捕捉,hold分析确保了:同样的数据不可能被前面目地时钟沿错误的抓取下一个源时钟沿发送的数据不能被用来分析 setup的目的数据沿抓取因此,为了找到hold分析的时序路径,时序引擎考虑了所有为 setup分析的源和目的时钟沿结合的可能。对每一种可能的组合,时序引擎:检查发送沿和减去一个目的时钟周期的抓取沿之间的差值.检查了加上一个源时钟周期的发送沿和抓取沿之间的差值.只保留时间差值最大的发送沿和抓取沿hold路径要求示例采用page33中 setup路径要求示例中的时钟。对于 setup分析那仅有2个可能的时钟沿组合:Setup Path Requirement (S1)=1*T(clk1)-0*T(clk0)= 4nsSetup Path Requirement (S2)=2*T(clk1)-1*T(clk0)=2ns那么相应的hod要求如下:For setup s1:Hold path Requirement (Hla)-(1*T(clk1)-1*T(clk1))-0*T(clko)=onsHold Path Requirement (Hlb)=1*T(clkl)-(0*T(clk0)+I*T(clko))=-2nsFor setup $2:Hold Path Requirement (H2a)=(2*T(clk1)-1*T(clk1))-1*T(clko)2nsHold path Requirement(H2b)=2*T(clk1)-(1*T(clk0)+1*T(clk0))=-4ns从上面可以看出最大的要求时间是Ons,这正好与源时钟和目的时钟第一次上升沿相吻合。Hold路径要求示例,page36显示了 setup检查沿和他们相关的hold检查。cIko launch edgesHla S1 H1b/H2a522bclk1 capture edgesOns 2ns 4ns 6ns 8ns 10ns 12nsFigure 3-4: Hold Path Requirement Example此例中,最终的hod要求时间不是来源于最紧的 setup要求。这是因为所有可能的 setup沿都会被考虑在内,是为了找到最又挑战性的hod要求。正如在 setup分析中,数据要求时间和数据抵达时间是基于以下条件计算的:源时钟发送沿时间.目的时钟抓取沿时间源和目的时钟延时时钟不确定性数据延时.目的寄存器hod时间Data Required Time (hold)= destination clock capture edge timedestination clock path delayclock uncertaintyData Arrival Time (hold)= source clock launch edge timesource clock path delaydatapath delayhold timeHod裕量是要求时间和抵达时间的差值Slack (hold)= Data Arrival Time Data Required Time正的时序裕量意味着即使在最悲观的情况下数据也不会被错误的时钟沿抓取。而负的hold裕量说明抓取的数据错误,而且寄存器可能进入不稳定状态。矫正( recovery和移除( removal分析矫正和移除时序检查与 setup和hold检查相似,区别就是它们应用于异步数据管脚例如set或者clear o对于异步复位的寄存器.矫正时间是异步 reset信号为了锁定新数据已经切换到它的无效状态之后,到下一个有效时钟沿之间的最小时间。移除时间是在异步复位信号安全切换到其无效状态之前,到第一个有效时钟沿之后的最小时间。下面的等式描述了这两种分析的sack是如何计算的Recovery check下面的等式描述了下面如何计算:Data Required Time (recovery ) =destination clock edge start time+ destination clock path delayclock uncertaintyData Arrival Time (recovery )= source clock edge start timesource clock path delaydatapath delayrecovery timeSlack (recovery)= Data Required Time Data Arrival TimeRemoval checkData Required Time (removal)= destination clock edge start timedestination clock path delayclock uncertaintyData Arrival Time (removal)= source clock edge start timesource clock path delay+ datapath delayremoval timeSlack (removal)= Data Arrival Time -Data Required Time正如 setup和hold检査,一个负的 recovery裕量和 remova裕量说明寄存器可能进入亚稳态,并且将未知的电子层带入设计中。定义时钟时钟数字设计中,时钟提供了从寄存器到寄存器之间可靠的传输数据的时间参考。 Vivado ide时序引擎用时钟特征来:计算时钟路径要求以裕量计算的方式报告设计时序裕量更多信息,参考时序分析这章为了得到最精确的最大的时序路径覆盖,时钟必须合理的定义。可以用下面的特征定义时钟:源时钟是指定义在时钟驱动引脚或者时钟树跟端口的时钟时钟沿可以由周期和波形特性的组合描述周期是ns级的,与描述的波形的时间周期相匹配.时钟波形是在时钟周期里,在数ns内时钟上升沿和下降沿绝对时间的列表列表必须包含偶数个值。第一个值一般与第一个上升沿吻合,除非另外指定,默认的时钟占空比是50%相位是ns。如图4-1所示,ck0周期10ns,占空比50%,相位0ns。Ck1周期8ns,占空比75%,相位2ns。CIkO: period 10, waveform =10 5]CIk1: period =8, waveform=2850%50%ClaOns5ns10ns15ns25%75%clkbOns 2ns8ns 10ns16nsFigure 4-1: Clock Waveforms Example传播【 propagated clock)时钟周期和波形特征体现了时钟的理想特征。当时钟进入FPGA器件并且经过时钟树传播时候,时钟沿会有延时而且会随着噪声和硬件特性而改变。这些特点被称为时钟网络延时( latency)和时钟不确定{ uncertainty)时钟不确定性包含下面内容:clock jitterphase error任何额外指定的不确定Vivado会默认的将时钟作为传播时钟,这意味着,这是非理想的时钟。这么做是为了提供包含时钟树插入延时和不确定性的裕量的值。特定硬件资源
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