登录
首页 » Others » SSH真实项目源码(java)+所有开发文档(全).rar

SSH真实项目源码(java)+所有开发文档(全).rar

于 2021-11-24 发布
0 203
下载积分: 1 下载次数: 1

代码说明:

由于项目很大,所以上传的不包含JAR包,请自己添加进来。里面包括了所有的开发文档

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 优化方法:最速下降、阻尼牛顿、共轭梯度、BFGS法 matlab序,以求解Rosen Brock函数极小值为例
    优化方法:最速下降、阻尼牛顿、共轭梯度、BFGS法 matlab程序,以求解Rosen Brock函数极小值为例程序有详细注释。
    2021-05-06下载
    积分:1
  • 世上最全的自举电路详解.pdf
    【实例简介】世上最全的自举电路详解 1.自举电路原理 2.自举电路应用领域 3.自举电容、自举电阻、自举二极管计算
    2021-11-21 01:03:05下载
    积分:1
  • Lattice Diamond license for 3.10
    Lattice Diamond license for 3.10, 3.10以上应该也适用
    2020-11-28下载
    积分:1
  • WebRTC零基础开发者教(纯净版)
    本文中提供下载的《WebRTC 零基础开发者教程》将以一个初学者的角度,从0开始逐步引导你掌握WebRTC开发的方方面面(当然,教程中更多的是操作性的内容,具体到技术原理和实现,显然不是本教程的讨论范畴)。
    2020-11-01下载
    积分:1
  • UKF 无迹卡尔曼滤波源序 matlab
    UKF 无迹卡尔曼滤波源程序 matlab 自己跑过,据对没问题
    2020-11-30下载
    积分:1
  • axure 框架图模板设计.rp
    axure 框架图模板设计
    2021-05-06下载
    积分:1
  • 电动汽车整车控制器软硬件开发及控制策略
    包括控制器硬件原理图和软件源代码,控制策略以及说明书。
    2020-12-06下载
    积分:1
  • MinGW-w64 C/C++ 译器
    压缩包内附:软件安装包,安装教程和环境变量配置教程解决问题:输入mex -setup时提示如下:错误使用 mex未找到支持的编译器或 SDK。你可以安装免费提供的MinGW-w64C/C++编译器;有关更多选项,请访问 http://www.mathworks.com/support/compilers/R20116b/win64.html。
    2020-12-06下载
    积分:1
  • 利用matlab仿真实现FDMA
    在Matlab 环境中,利用编程方法对FDMA通信模型进行仿真研究,涉及频谱分析以及滤波器设计。试验完整,代码完整,可运行。
    2020-12-02下载
    积分:1
  • MPU-6050 六轴传感器数据手册(中文)
    MPU-6050 六轴传感器数据手册(中文)T。pvewTop View88昌翼24123122212019CLKIN18 GNDCLKIN 118 GNDNc 217|NcNC 2Nc6NCNc 316NCMPU-6000MPU-6050Nc16 NCNc514NCAUX DA613VDDAUX_DA613VDDmoQB5B召azQFN PackageQFN Package24-pin, 4mm x 4mm xo9mm24-pin, 4mm x 4mm x 0.9mm+2+7.2典型应用GNDCr 10n2巴2222l2巴2凹2CLKINMPU600回而MPU-6050 sAX CLAUX CLGNDClVLOGIC△NDGNDTypical Operating Circuits73所用电容规格器件标签规格数量校准滤波电容(Pm10)C1陶瓷,Ⅹ7R,0.1uF±10%,2VVDD旁路电容(Pin13)C2陶瓷,Ⅹ7R,0.1uF±10%,4∨电荷泵电容(Pin20)C3陶瓷,Ⅹ7R,10UF±10%,50VLOGC旁路电容(Pin8)C4陶瓷,X7R,10uF±10%,4V7.4上电过程建议Power-Up Sequencing1. TVDDR is VDD rise time: Time for vdd to risefrom 10% to 90% of its final valueVDDR2. TVDDR is $100msec3. tvr is VLOGIC rise time: Time forVLOGIC to rise from 10% to 90% of its finalVDDvaltlVR4. TVGR is S3msec90%5. TvG-VDD is the delay from the start of VDDramp to the start of VLOGIC riseVLOGIC10%6. TVLGVDD is 20: VLOGIC amplitude mustalways be sVDD amplitude7. VDD and VLOGIC must be monotonicramps1.VLOG|C振幅必须sVDD振幅2.VDD上升时间(TvDR)为实际值的10%到90%之间3.VDD上升时间(TvDR)≤100ms4.ⅥLOGC上升时间( TVLGR)为实际值的10%到90%之间5. VLOGIO上爪时间(TvcR)≤3ms6. TVG-VDD为从VDD上升沿到LOG|C上升沿的时间7.VDD和ⅥLOGC必须是单调边沿7.5系统结构图CLKINCLKOUTacknowledgSCL FROMMASTER8clock pulse forSTARTacknowledgementconditionAcknowledge on the ic bus通信开始标志(S)发出后,主设备会传送一个7位的Save地址,并且后面跟着一个第8位,称为Read/ Write位。R^W位表小主改备是在接受从改备的数据还是在向其写数据。然后,主设备释放SDA线,等待从设各的应答信号(ACK)。每个字节的传输都要跟随有一个应答位。应答产生时,从设备将SDA线拉低并且在SCL为晑电平时保持低。数据传输总是以停止标志(P)结束,然后释放通信线路。然而,主设备也可以产生重复的开始信号去操作另一台从设备,而不发出结束标志。综上可知,所有的SDA信号变化都要在SCL时钟为低电平时进行,除了廾始和结束标志。SDA91-7891-7START ADDRESS RN ACKDATAACKDATAACK STOPconditionComplete IC Data Transfer如果要写MPU-60X0寄存器,主设备除了发出开始标志(S)和地址位,还要加一个R∧W位,0为写,1为读。在第9个时钟周期(高电平时),MPU-60X0产生应答信号。然后主设备开始传送奇行器地址(RA),接到应答后,开始传送寄存器数据,然后仍然要有应答信号,依次类推。单字节写入时序Master S AD+WRADATASlaveACKACKACK连续写入时序
    2020-12-05下载
    积分:1
  • 696518资源总数
  • 105877会员总数
  • 14今日下载