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sha1_v01
说明： SHA-1加密算法的IP核，内涵文档，仿真测试文件(SHA-1 encryption algorithm of the IP core, the connotation of documents, simulation test file)
- 2008-10-15 09:05:58下载
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"Verilog HDL Design Guide" 4
《Verilog HDL 程序设计教程》4-"Verilog HDL Design Guide" 4
- 2023-06-21 01:20:03下载
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SSI-ABZ
SSI转ABZ信号FPGA程序，测试完全可用(Function of SSI convert to ABZ signal,is available)
- 2019-05-19 15:37:48下载
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Altera Sdram IP 源码，VHDL写的
Altera Sdram IP 源码，VHDL写的-Altera Sdram IP source code, VHDL written
- 2022-04-21 21:08:22下载
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TLC1620
基于FPGA的Verilog语言实现的六十进制计数器(FPGA-based Verilog language implementation of six decimal counter)
- 2015-04-23 16:23:15下载
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Traffic_RYG
说明： 交通灯的控制，分主干道和从路交通灯，主路优先，正常情况下，绿灯60s，红灯30S，黄灯5S(Traffic light control)
- 2020-06-21 06:40:02下载
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VLSIrtl_spi
说明： verilog语言写的SPI接口,全同步设计,低门数,可以很容易应用到嵌入设计方案中.(Verilog language to write the SPI interface, all synchronous design, low gate count. it is very easy to use embedded design programs.)
- 2021-05-13 13:30:02下载
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VC707_MIG_DDR3
说明： VC707_MIG_DDR3.sim文件夹中是仿真的文件：testbench和DDR3模型参数
VC707_MIG_DDR3.srcs文件夹中是源文件，包含DDR3的控制、收发模块、顶层文件(VC707_ MIG_ In ddr3.sim folder are simulation files: testbench and DDR3 model parameters
VC707_ MIG_ Ddr3.srcs folder is the source file, including DDR3 control, transceiver module, top-level file)
- 2020-10-16 19:20:53下载
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mutiplier
说明： 用VHDL语言仿真乘法器设计, 经过modelsim仿真， synplify综合，并下载进FPGA验证(Multiplier design using VHDL, simulation, after modelsim simulation, synplify synthesis, and downloaded into a FPGA verification)
- 2009-08-28 13:28:04下载
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LAB22
应用verilog编程语言控制VGA显示屏显示一幅图片。(Application verilog programming language control VGA display shows a picture.)
- 2016-10-27 16:30:12下载
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