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FPGA 乒乓球

于 2022-01-28 发布文件大小:2.23 MB

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代码说明：

此代码基于cyclone III开发。通过一排LED充当乒乓球，模拟打乒乓的游戏

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ClockSync
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SD-Host-Controller-master
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CPU-Verilog
说明：简单流水线CPU，使用 verilog实现，实现一条指令的整个流程(Implementation of Simple Pipeline CPU Verilog)

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I2C 的ip核与testbench
I2C 的ip核与testbench，用verilog写的，包括master，slave reg

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S05_example_Network
vivado lwip 应用文档基于zynq 7020(vivado lwip example text of zynq)

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SPI实现IP，用verilog实现
SPI实现IP，用verilog实现，结构清晰，其中包括verilog的源代码，设计说明文档

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