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信道编码的差分源代码

于 2022-01-30 发布 文件大小:5.89 MB
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代码说明:

主要用于信道编码,可以防止相位的翻转,计算码元之间的相位变化以后,做差分传输,接收端根据前一码元的相位进行解差分。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • 8051源代码
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    2022-03-06 14:38:32下载
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  • 宝宝挂
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    2020-06-23 09:20:02下载
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    基于FPGA的多功能波形发生器,很好的,使用Verilong程序。(FPGA-based multi-function waveform generator, a good use of Verilong program.)
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    说明:  DDR(双速率)SDRAM控制器参考设计verilog代码,可以直接用的,很好的(DDR (double rate) SDRAM controller reference design Verilog code, can be directly used, very good)
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  • 1
    说明:  基于FPGA的USB接口设计,实现了USB与FPGA的通信(USB interface to FPGA-based design, implementation of the USB communication with the FPGA)
    2011-02-21 15:50:27下载
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    2FSK的matlab仿真,叠加了高斯白噪声(2FSK matlab simulation, superimposed on a Gaussian white noise)
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  • gtx_interface_ip
    高速串行设计FPGA-GTX IP设置生成,可动态配置速率2.4Gbps,1.2Gbps,0.6Gbps,自适应链接(High-speed serial design FPGA-GTX IP settings generated dynamically configurable rate of 2.4Gbps, 1.2Gbps, 0.6Gbps, adaptive link)
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  • costas
    costas的verilog程序,包含乘法器,DDS,鉴相器,环路滤波器等模块(costas the verilog program, including multipliers, DDS, phase detector, loop filter modules)
    2011-08-19 10:20:53下载
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  • chengxu
    设计制作一个可容纳4组参赛者的数字智力抢答器,每组设置一个抢答按键; 电路具有一第一抢答信号的鉴别和锁存的功能。在主持人将系统复位并发出抢答指令后,若参加者按抢答键,则该组指示灯亮并用组别显示抢答者的组别。此时,电路具有自锁功能,使别组的抢答开关不起作用。 设置计分电路。每组在开始时预置成6分,抢答后主持人计分,答对一次加1分。(The design can accommodate a the Entrants digital intellectual Responder, each set answer in a key circuit has a first answer in the signal to identify and latch functions. Host to the system reset and sent the answer in instruction, participants answer in key, the group of the group light and display the answer in the group. At this point, the circuit has a self-locking function does not work in other groups to answer switch. Set Scoring circuit. Preset six points each at the beginning of the answer in scoring after the host, answer time, add 1 point.)
    2012-06-10 12:58:44下载
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