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按键控制VGA显示

于 2022-01-31 发布 文件大小:1.10 kB
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代码说明:

FPGA verilog VGA显示 用按键控制VGA显示不同的图像

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  • capture-using-SCCB-and-FPGA
    利用SCCB和FPGA实现视频采集的论文,对相关开发人员具有很强的参考价值! (FPGA implementation using the SCCB and video collection of the papers, the relevant developer has a strong reference value ! )
    2013-09-29 15:37:52下载
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  • RS(204-188)decoder_verilog
    采用verilog实现的有限域GF(28)弱对偶基乘法器,本原多项式: p(x) = x^8 + x^4 + x^3 + x^2 + 1 ,多项式基: {1, a^1, a^2, a^3, a^4, a^5, a^6, a^7},弱对偶基: {1+a^2, a^1, 1, a^7, a^6, a^5, a^4, a^3+a^7}(Verilog achieved using the finite field GF (28) weak dual basis multiplier)
    2016-06-12 16:31:51下载
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  • 实例
    说明:  FPGA 学习实例 动态时钟、面积、速度优化相关代码(Codes related to dynamic clock, area and speed optimization for learning examples of FPGA)
    2020-06-22 22:40:02下载
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  • RS-422standardmodulev2
    rs422标准通讯模块 异步收发 verilog语言编写(rs422 standard communication module asynchronous receiver verilog language)
    2013-12-23 14:14:18下载
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  • Multiplier
    圖形介面乘法器,也可自行使用verilog去改(Graphical interface multiplier, also free to use verilog go and change)
    2012-10-25 21:12:49下载
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  • local-bus
    基于FPGA的local bus接口。包含基于fifo和普通寄存器的两种方案。(FPGA-based local bus interface. Based fifo contains two programs and the general register.)
    2020-11-25 22:59:38下载
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  • DE2板实现的带有记忆功能的秒表
    1、verilog语言2、实现了秒表功能,且带有记忆功能。该秒表可以用于计时,且有复位、暂停和开始按钮;    开始计时后可以进行相应的记录。且该秒表带有两个暂停按钮,一个是暂停后秒表继续走,    另一个是暂停后秒表不走。3、开发环境:Altera-quartus
    2022-07-13 06:36:45下载
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  • BLDCM-based-on-NIOS
    基于NIOSII的无刷直流电机控制器设计 庄任勤 大连海事大学 硕士论文 电力电子与电力传动 2009年6月 本文介绍了无刷直流电机的工作原理,研究了无刷直流电机的PWM调制方式,实现了基于Nios软核的无刷直流电机控制系统的SOPC设计。系统硬件包括以FPGA为核心的控制电路和用于电机驱动的三相全桥逆变电路,对FPGA及其外围设备的选择和逆变电路的设计做了大量研究工作。软件设计包括在Quartusn中用vHDL语言生成的位置检测模块、电机控制模块和PID调节器的IP核以及在 SOPCBullder中实现NioSH软核和外围IP核的定制和控制软件的设计。重点对PID调节器的FPGA实现做了一些探讨。 本文针对逆变电路的工作方式,运用PWM调制技术,做了全桥调制和半桥调制实验,并对实验结果进行了分析。实验表明,本无刷直流电机控制系统运行性能良好,调试方便,开关噪音小,升级换代容易,为后续的研究工作提供了基础和借鉴。(June 2009 based on the NIOSII the brushless DC motor controller design the Zhuang Renqin Dalian Maritime University Thesis power electronics and electric drive)
    2013-05-21 09:50:47下载
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  • bcdadd
    4-Bit BCD Adder in Verilog
    2014-03-26 09:29:21下载
    积分:1
  • 3路由器的设计与验证
    应用背景这是一个内部的以太网路由器数字系统的源代码。代码已经编写的Verilog使用行为模型。有3个奴隶,一个主人,这就是为什么它被称为3配置。关键技术主要的RTL已使用Xilinx ISE仿真。FPGA实现了FPGA做sparten家庭。alhou ASIC实现,可以使用任何标准的工具如概要等。
    2022-02-06 03:03:45下载
    积分:1
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