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8bit_frequency_meter
设计一个8位的简易频率计，测出信号的频率，即1s内变化的次数。(An 8-bit simple frequency meter is designed to measure the frequency of the signal, i.e. the number of changes in one second.)
- 2020-06-21 13:40:01下载
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频率除以 3 计数器
频率除以 3 的计数器。用于筛选器图形。所需的频率获取除以 3。
- 2022-03-26 18:51:30下载
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一个8位处理器结构，源码分析
说明： 关于一个8位处理器的分析，和源代码，VHDL语言设计，经过测试(on an eight processors, and source code, VHDL design, the test)
- 2005-12-27 21:39:45下载
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N-bits-by-M-bits
这是一个verilog代码实现的常用乘法器。设计的是通用N比特乘M比特的二进制乘法器(This is a common multiplier verilog code. Design of a generic N bits by M bits of the binary multiplier)
- 2013-10-05 19:44:52下载
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eetop.cn_dds
基于verilog的DDS设计,内附代码,仿真环境等说明(the DDS design based on verilog)
- 2015-07-14 08:20:51下载
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CAN
说明： ZYNQ中 PS 端 CAN接口的基本使用方法，并通过 CAN接口实现与 PC 端 CA N调试软件之间的数据接收和发送(The basic use method of PS end can interface in zynq, and the data receiving and sending with PC end can debugging software through can interface)
- 2020-04-03 16:41:52下载
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adv7511_hdmi
FPGA与HDMI ADV7511接口源代码(FPGA HDMI Adv7511 interface)
- 2020-10-08 14:37:36下载
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vhdlsource
用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了(Verilog hdl prepared with some routines, including the adder/subtraction, etc., for example, more is not to enumerate the)
- 2007-11-30 15:56:27下载
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加密算法的 VLSI 实现
你好，每一个
这是实现的 RC4 加密算法，开发基于从互联网采取的想法
它是非常易于使用：
的步骤： 1：首先，发出复位 (rst)
步: 2:将密码字节--加载到的 password_input 端口。密码的长度是 KEY_SIZE
一步： 3：执行密钥扩展的问题 768 时钟
一步： 4：该模块丢弃根据 RFC 4345 流的第一次弱字节 1536年时钟稍候。
一步： 5：现在，您应该开始接收通过输出总线，一个字节的伪随机流每个时钟。Output_ready 信号信号在输出 K.当存在一个有效的字节时
加密：
通过互联网通信需要对传输数据的每一位应该是很高安全加密虽然因此转移 RC4 来玩。这种算法瀑布流密码，可在其中一点一点地执行加密的类别下。
- 2022-05-17 15:31:05下载
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walsh
沃尔什函数发生器工程文件，Quartus Ⅱ 13.0版本(Walsh Function Generator)
- 2020-07-03 08:20:01下载
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