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FPGA-Labview
Design FPGA in Labview
- 2015-05-27 23:39:27下载
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spi的验证ip
用SystemVerilog写spi通信模块的验证ip结构简洁，容易上手可以作为spi设计中的验证之用
- 2022-02-14 06:19:44下载
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PWM
自己编写的verilog语言 PWM实现的一种方法希望有用(verilog PWM)
- 2015-04-05 18:23:37下载
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fwwallace
wallace tree multiplier in verrilog
- 2013-03-19 00:15:07下载
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can_latest.tar
用verilog编写的can总线控制器，包括设计参考历程和仿真程序，以及开发文档！(Written by verilog can bus controller, including the design reference course and simulation program, and the development of the document!)
- 2015-07-23 19:55:03下载
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交通灯控制器
模块
- 2022-02-13 07:22:07下载
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nv04_context
The description header can be found in signal_processing_library.h.
- 2015-07-17 09:36:41下载
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VHDL-TESTBENCH
VHDL TESTBENCH书写规范，对学习FPGA的同学很有帮助，掌握仿真语言书写规范。(VHDL TESTBENCH description of the norms, the students learn FPGA helpful, master the language of simulation techniques)
- 2016-12-15 21:33:24下载
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counter
设计一个十进制计数器模块，输入端口包括 reset、up_enable 和 clk，输出端口为 count
和 bcd，当 reset 有效时（低电平），bcd 和 count 输出清零，当 up_enable 有效时（高电
平），计数模块开始计数（clk 脉冲数），bcd 为计数输出，当计数为 9 时，count 输出一
个脉冲（一个 clk周期的高电平，时间上与“bcd=9”时对齐）(Design of a decimal counter module, input port, including the reset up_enable clk, output port for the count and bcd, when reset is active (low), the bcd and count output cleared up_enable active (high), count module starts counting the (the CLK pulse number), the BCD count output when the count 9, the count output of the high level, the time of a pulse (a clk cycle with " bcd = 9" when aligned))
- 2013-04-13 19:53:29下载
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CRC_restored
mpeg-2 crcr32计算的代码，采用verilog编写，验证通过(mpeg-2 crcr32 caculate)
- 2011-09-25 10:54:08下载
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