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StopWatch
This is a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.
- 2013-10-04 00:53:49下载
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StepMotor_CurrentLoop
说明： 实现二项混合式步进电机的驱动，和步进电机的细分程序。(The driving of binomial hybrid stepper motor and the subdivision program of stepper motor are realized.)
- 2020-06-21 02:20:01下载
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mac
基于网口的收发数据及解析数据内容的verilog代码实现(Based on the Internet port to send and receive data and parse the contents of the data verilog code)
- 2017-04-24 10:13:55下载
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Kluwer.Academic.The.Verilog.Hardware.Description
Kluwer academic the verilog hardware description language fith edition
- 2014-10-08 08:11:42下载
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双精度浮点核心Verilog
应用背景IEEE-754标准的双精度浮点单元。4操作（加法，减法，乘法，除法）的支持，以及4的舍入模式（最近，0，Inf，-Inf）。本机还支持非规格化数，这是罕见的因为大多数浮点单位对非规格化数为零。单位可以运行在185 MHz的时钟频率高达一个Virtex5目标设备。关键技术特征•该单元被设计为同步到一个全局时钟。所有寄存器都在时钟的上升沿更新；•所有寄存器可以重置一个全局复位；的乘法运算是破碎的利用25×18多块在Virtex5 dsp48e片。25 x 18乘补码块将进行24×17无符号乘法，所以它需要9 dsp48e切片进行53×53位乘法需要加倍的双精度浮点数的 ；- fpu_double V是顶层模块。输入信号是；1）时钟& nbsp；2）RST ；•3）使能及；（4）rmode舍入模式） ；5）fpu_op（操作码） ；6）OPA（64位浮点数） ；7）OPB总线（64位浮点数） ；•输出信号是；（1）输出（64位浮点输出）；（2）准备好了（输出准备好）；3）底流 ；•4）溢出；5）精确 ；6）例外及；•7）无效和；•每个操作都需要以下数量的时钟周期来完成；•1、另外：20个时钟周期；•2、减法：21个时钟周期；•3、乘法：24个时钟周期；•4、71个时钟周期；这比一些浮点单元长，但支持非规格化数需要几个逻辑层次和较长的潜伏期。
- 2023-04-22 14:45:02下载
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DCM
fpga DCM使用教程 好几个文档 帮助您一次学会使用DCM(fpga the DCM using the tutorial a few documents to help you first learn to use the DCM)
- 2012-04-23 16:59:20下载
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Receiver
GE PCI5565 PMC5565 PCIE5565反射内存网数据中断接收程序 接收中断 反射内存网
VMIC5565反射内存卡 实时仿真技术
PCI5565PIORC-110000(GE PCI5565 PMC5565 PCIE5565 reflective memory network data interrupt transmission program VMIC5565 reflective memory card real-time simulation technology)
- 2014-10-29 10:03:15下载
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1位ADPCM编解码器：：概述
音频编码（ADPCM位） ；
- 2022-01-26 03:09:33下载
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bcd
it shows bcd counter
- 2013-01-01 16:16:48下载
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cn1
在MATLAB的SIMULINK中，用DSPBUILDER实现计数功能，控制LED指示灯.(In MATLAB SIMULINK, DSPBUILDER is used to realize counting function and control LED indicator lamp.)
- 2018-08-16 15:35:47下载
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