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hidejj
实现线性反馈移位寄存器的verilog实现(lfsr use verilog for the zip)
- 2017-08-02 14:23:12下载
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一款商用ADC的verilog
商用可综合adc,分辨率为16位，内含一个时序检查功能，可供对ADC感兴趣的人有帮助。尤其是需要一个ADC模型的可以使用
- 2022-01-25 22:47:37下载
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AHB
AHB_Verificaion_Code
- 2020-10-21 12:07:25下载
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vey2v585
该代码实现了俄罗斯方块旋转，左右移动，快速下降，计分和VGA显示等基本功能(This code realizes the basic functions of Russian square rotation, left-right movement, rapid decline, scoring and VGA display.)
- 2020-06-17 19:00:01下载
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cnt
在ise开发环境下，建立顶层模块和子模块的层次结构，其实现的功能是一个可复位课暂停开始继续的建议秒表(In ise development environment, establish a hierarchy of top-level modules and sub-modules, and its function is to achieve a resettable class resumes proposal to suspend the stopwatch)
- 2014-11-03 19:35:21下载
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sdram
数字ic设计，二级缓存，格雷码，深度256，(Digital IC design, two level cache, gray code, depth 256.)
- 2018-10-31 10:40:37下载
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VHDL
Project manager is reak vhdl old man
- 2015-09-10 10:06:28下载
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ahb2wishbone_latest.tar
AHB to Wishbone memory interface VHDL source code
- 2013-01-11 11:17:03下载
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Modulator70
个人参与的某国家工程并行排序MATLAB程序，用于FPGA的RTLAB仿真，使用Simulink工具生成HDL代码。测试可用。(Individuals involved in sort of a national engineering parallel MATLAB programs for the FPGA RTLAB simulation, using the Simulink tool to generate HDL code. Test available.)
- 2011-07-29 15:16:30下载
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iic master
iic master 通过FPGA验证··成功对eeprom读写操作
clk_div：FPGA 板子分频时钟，满足SCL时钟线速度达400KB
main_state.v：顶层状态机，控制master接口整个工作过程
scl_generator.v:master接口，有SCL状态机产生器和master接口状态机两部分组成
mainsmtb.v：在modelsim环境下的仿真激励
top.v设计顶层模块
- 2022-12-31 21:25:37下载
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