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串口收发，实现可调波特率的串口通信，verilog源码(Serial port and transceiver)
- 2021-04-07 15:19:01下载
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DDS 正弦波发生器
基于DDS的正弦波信号发生器，Quartus工程，输出频率根据clk确定，一个周期内采样256个点，输出精度为8位，未添加滤波器模块
- 2022-12-27 17:50:04下载
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AMBA总线的Verilog语言模型
AMBA总线的Verilog语言模型
包括:AHB总线仲裁器，AHB-APB总线桥接器，AHB总线上从设备ROM模型，AHB总线上从设备RAM模型，参数定义。
- 2022-03-17 12:48:41下载
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AMI1
本代码是用VERILOG语言描述的AMI码的解码的程序，经过调试是正确的。代码简单易懂。(This code is described in VERILOG language AMI code decoding process, after debugging is correct. Code is easy to understand.)
- 2021-04-22 14:48:48下载
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ASK编码（Verilog通过，内含Testbentch）
`timescale 1ns / 1ps
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//creat for the zedboard .
//The AD used ADV7511.
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module ad(
datain , clk , rst , dataout );
input [11:0] datain;
input clk;
input rst;
output [11:0] dataout;
- 2022-01-25 20:47:44下载
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scramble
基于VHDL实现加扰器解扰器的设计，与仿真。(VHDL-based scrambler descrambler design and simulation.)
- 2013-01-11 20:15:54下载
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Verilog_HDL时序篇 教程及代码
(A good set of learning information for Verilog timing chapter, with source code and engineering documents, you can follow the tutorial self-study)
- 2022-03-12 10:55:15下载
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AD_TO_FIFO
A/D采集的数据缓存进入fifo，并通过读信号将FIFO中的数据送入网口(A/D sample data buffer to fifo,and then read enable to ethernet.)
- 2020-07-10 21:08:54下载
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std_ovl_v2p7_Feb2013
目前最新的OVL库，里面是标准的ASSERTION模块，支持VHDL刚Verilog，最近在做AXI协议验证的时候用到，分享下(The latest OVL(open verification library),including all standard module of assertions(VHDL and Verilog). It can be used into AXI Protocl Verification. Just share with you guys.)
- 2021-04-28 21:38:43下载
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fpga的模拟信号发生器
这是基于FPGAD的DDS（直接数字式频率合成器）信号发生器，使用的语言是硬件描述语言（Verilog），通过使用matlab生成的.mif文件，加载到ROM，IP核中，通过语言描述，可以产生频率和相位可调的模拟波形信号
- 2022-09-19 16:30:04下载
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