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convolution_network_on_FPGA-master
在FPGA平台上运行的CNN模型，可以完成相关的功能(The CNN model that runs on the FPGA platform can complete the related functions)
- 2018-01-22 01:38:05下载
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1024bit RSA_IP verilog实现 附文档
RSA加密算法IP，用verilog实现，结构清晰，注释全面，其中包括verilog的源代码，testbench和日文的设计说明文档
./RSA_tb.v
./RSA1024_RAM.v
./RSASpec2007Oct11.pdf
- 2022-02-20 18:48:24下载
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北斗定位系统卫星下行信号的基带处理部BDSSS-Transmie
北斗定位系统卫星下行信号的基带处理部分——基于FPGA的的直接序列扩频发射机的设计与仿真。，已通过测试。
(Beidou positioning system satellite downlink signal baseband part- based on the design and simulation of the FPGA direct sequence spread spectrum transmitter. , Has been tested.)
- 2012-10-04 00:05:36下载
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traffic 2
说明： 实现主干道交通灯显示，以状态机程序实现，并用数码管进行红绿灯倒计时的显示，内置计数模块，交通灯控制模块，数码管显示模块，并对各模块用电路图的方式进行连接。对于学习VHDL语言有所帮助。(The main road traffic light display is realized by the state machine program, and the digital tube is used to display the traffic light countdown. The counting module, the traffic light control module and the digital tube display module are built in, and each module is connected by the circuit diagram. It is helpful for learning VHDL.)
- 2020-06-25 19:55:12下载
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verilog入门小程序
FPGA的简单程序，关于有限状态机的设计与实现，可以让大家快速地对verilog开发有基本的认知
- 2022-05-25 15:25:12下载
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ATSHA204_SHA256HMAC
ATSHA204_S加密芯片资料，学习使用该芯片必读资料(ATSHA204_S encryption chip data, required reading for learning to use the chip)
- 2013-09-22 10:34:43下载
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1_Carm
说明： 经典的OV5642的verilog驱动程序(Verilog Driver of Classic OV5642)
- 2019-03-19 13:38:29下载
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fir
用窗函数法设计一个线性相位FIR数字低通滤波器，用理想低通滤波器作为逼近滤波器，通带截止频率为0.2 ，阻带截止频率为0.4 ，阻带衰减不小于-40dB。(Window function method to design a linear phase FIR digital low-pass filter, as an ideal low-pass filter for approximation filter passband cutoff frequency of 0.2 stopband cutoff frequency of 0.4, the stop-band attenuation of less than-40dB.)
- 2012-09-24 13:54:07下载
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VHDLRS232Slave
本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控
//制器，10个bit是1位起始位，8个数据位，1个结束
//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实
//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是
//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间
//划分为8个时隙以使通信同步.
//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA向PC发送“21 EDA"
//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA发送0-F的十六进制
//数据，FPGA接受后显示在7段数码管上。
//视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)
- 2013-08-22 10:42:06下载
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codes
EKG SIGNAL PROCESSING THROUGH CORDIC
- 2013-09-29 01:46:17下载
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