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1-Quadrature_decoder
说明： 光栅尺FPGA调试程序，本人亲自调试保证可用(Grating ruler FPGA debugging program)
- 2019-12-31 23:23:11下载
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Verilog编写的出租车计价程序
设计一个出租车计价器，共有三个输入，分别是启动开关、计时脉冲（25MHz）、行程脉冲（每 100 米 1 个脉冲）。 输出显示为付费金额。工作原理如下：
当启动开关闭合后，显示起车费 5 元。当行程小于 5 公里时，按照 5 元显示付费。 当超过 5 公里后， 开始按照行程增加应付车费，每公里按照 1 元计费，要求每 500 米增加 0.5 元进行加法累计，并显示应付车费总额。当出现停车等待时，按照每 2 分钟折合 1 公里计费， 要求每分钟增加 0.5 元进行加法累计，并显示应付车费总额。
- 2022-09-15 13:05:04下载
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leadingzero
使用并行结构对32位数据进行前导零检测，使用Verilog编程(Use parallel structure to the 32-bit data, leading zero detection, using Verilog Programming)
- 2010-05-12 10:48:36下载
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ds1302_seg7
使用Verilog完成DS1302的驱动，工程已经经过测试，可直接使用。(DS1302 using Verilog complete drive, the project has been tested and can be used directly.)
- 2014-12-10 15:27:48下载
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LCD1602
这是一个LCD1602底层驱动代码，TI公司LM3S系列的(This is a LCD1602 underlying driver code, TI company LM3S series)
- 2013-10-30 16:40:45下载
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VHDL_PWM
FPGA，用VHDL语言产生可调的PWM波(FPGA, VHDL language adjustable PWM wave)
- 2020-12-20 21:29:09下载
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FIFO_UVM_VIP
说明： 用uvm验证方法学验证异步fifo，文件包括异步FIFOrtl代码和uvm组件(Verification of asynchronous FIFO with UVM)
- 2021-04-28 09:48:44下载
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clock
软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 多功能数字钟(Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Multi-function digital clock)
- 2009-03-22 12:44:34下载
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yinpin_display0925
实现音频的I2S通信，音频柱的显示，及其噪声的处理等功能(Realization of audio I2S communications, audio column display, and its noise processing, and other functions)
- 2016-01-07 10:08:31下载
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FPGAshixu
FPGA经验总结：时序是设计出来的
我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。(FPGA Experience: Timing is designed to do the detailed design of our time, for some signal timing will certainly make some adjustments, but adjust this timing can only spread to up to this level of the module, but not affect the whole design.)
- 2015-03-13 10:27:51下载
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