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11_rs485_uart_top
说明： verilog编写的RS485读写驱动程序(RS485 read-write driver written by Verilog)
- 2020-03-08 12:28:10下载
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CMOS 全加法器设计使用 DPL 逻辑
我们目前与另类的内部逻辑结构和通晶体管逻辑样式，导致有降低的功耗-延时产品 （PDP） 设计的两个高速和低功耗全加器细胞。我们开展了反对其他全加法器报告为具有低的 PDP，速度、 功耗和面积的比较。全加法器 0.18 m，与 CMOS 工艺设计和测试使用综合试验台，允许电流取自全加器的投入，除了从电源提供的电流测量。布线后仿真结果表明拟议的全加法器优于参展只有 40%的相对面积的 80%，平均 PDP 优势及其同行。
拟议的系统：
在拟议的方法中，不产生信号内部控制输出多路复用器的选择。的输入的信号，表现出充分的电压摆幅和没有额外的延迟，相反，用来驱动多路复用器，减少整体的传播延迟。为输入的容性负载已减少，因为它仅连接到一些晶体管盖茨和一些排水渠或源的终端。
- 2022-02-04 20:41:46下载
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xge_mac_latest.tar
用Verilog编写的以太网控制器，可以使用，里面是全部verilog源码(Ethernet controller based on Verilog, can be used directly, all verilog files)
- 2015-12-21 17:12:51下载
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彩灯控制、数码管循环显示1～8、1010序列检测器
verilog实现彩灯控制、数码管循环显示1～8、1010序列检测器，代码在文件里
- 2022-03-19 02:07:26下载
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BCD 2 格雷码转换器
符号化的表达数据 / 信息称为代码。基地或二进制数的基数是 2。因此，它有两个独立的符号。使用的符号是 0 和 1。一个二进制数字称为作为一位。一个二进制数由序列组成的位，每个 0 或 1。每一位分量的基于二进制点及其位置。每个位位置的重量是一个 2 的幂，大于其立即右侧位置的重量。e.g.二进制数是 100011 相当于十进制数 35。
- 2022-01-25 23:47:03下载
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05_key_test
fpga key test 入门 xilinx 黑金的板子(fpga key test xilinx)
- 2017-07-27 09:27:58下载
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VHDL
产生svpwm波形，可以参考下载,以便学习交流(gennerate SVPWM wave)
- 2017-11-21 15:38:29下载
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cpu32 _加法器
介绍 verilog 语言，用于实现包括乘法计算两个 32 位数字。在码，我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。
- 2022-12-10 02:15:03下载
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vga
说明： 实现在屏幕上显示绿色和红色相间的水平条纹。其中，vga_640x480模块将产生行同步信号hsyn和场同步信号 vsync; vga_stripes模块将产生red、green和blue三个输出。(The horizontal stripes of green and red are displayed on the screen. Among them, vga_640x480 module will produce line synchronization signal Hsyn and field synchronization signal vsync; vga_stripes module will produce red, green and blue three outputs.)
- 2020-06-24 02:00:02下载
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Sdram_Control_4Port
使用verilog HDL写的sdram(SDR)的控制器源代码，具有很好的可移植性，试验的例子已经通过QuartusII 9.0编译通过，可以运行在cycloneII上(Controller source code using verilog HDL written in the sdram (SDR), has good portability, test examples via the QuartusII 9.0 compiler, you can run in cycloneII)
- 2012-05-14 15:36:09下载
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