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PWM
verilogHDL语言编写，简单的FPGA脉冲程序，初学者必备。(verilogHDL language, a simple FPGA pulse program, beginners must.)
- 2012-12-27 11:54:45下载
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ARM-Verilog-HDL-IP-CORE
ARM处理器的IP核，用verilog编写的，对处理器和相关的CPU架构知识有很大帮助。(ARM processor IP core, written in verilog processor and CPU architecture knowledge.)
- 2020-09-21 10:27:52下载
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8位数字显示的简易频率计
（1）能够测试10HZ~10MHZ的方波信号；
（2）电路输入的基准时钟为1HZ，要求测量值以8421BCD码形式输出；
（3）系统有复位键；
（4）采用分层次分模块的方法，用Verilog HDL进行设计，并对各个模块写出测试代码；
（5）具体参照说明文档（包含源代码，仿真图，测试波形，详细的设计说明）(A square wave signal capable of testing 10HZ~10MHZ;
(2) the reference clock input by the circuit is 1HZ, and the measured value is output in the form of 8421BCD code;
(3) the system has a reset key;
(4) adopt the method of layering sub sub module and design with Verilog HDL;
(5) write test simulation program.)
- 2020-12-02 02:59:26下载
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sdram-source
SDR SDRAM 控制器的源代码 altera公司的(source code from altera)
- 2010-06-09 19:35:03下载
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myDPll
说明： 本人写的数字锁相环，有模拟数据，学习锁相环很好的材料。参考书“数字锁相环路原理与应用”编写。(I write the digital phase-locked loop, have simulated data, a good phase-locked loop learning materials. Reference book )
- 2008-08-29 08:54:53下载
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SCRAMBLER
32位扰码器的verilog代码，编译通过(The Verilog code of 32_bit scrambler)
- 2009-11-24 14:51:38下载
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UC1608-24064
UC1608 24064驱动 COG LCD驱动程序(UC1608 24064)
- 2011-09-09 08:24:24下载
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line_four
利用verilog HDL逐点比较法实现直线和圆弧插补(Use verilog HDL by-point comparison method to achieve linear and circular interpolation)
- 2020-12-01 14:59:27下载
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基于DE2的直接数字频率合成(DDS)设计
DDS建立在采样定理基础上，首先对需要产生的波形进行采样，将采样值量化后存入查找表，然后通过地址将数据读出，再经过 D/A得到模拟量。以输出正弦波为例，，A 是幅度，使用乘法器得到，我们主要是控制相位，即控制频率与初相。等时间间隔输出，可以视为相位是累加变化的。相位输出就是ROM 的地址信号，通过改变步长K，达到控制频率的效果。
- 2022-08-06 17:33:42下载
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lab6-3-8DECODER
数字设计和计算机体系结构：用verilog语言描述3-8译码器的设计与实现(Digital design and computer architecture: use verilog language describe 3-8 decoder design and implementation)
- 2016-10-24 17:20:07下载
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