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uart_tx_rx
在altera的FPGA平台上实现rs232串口的自收发通信，速率为115200波特率，PC机使用串口调试助手即可观察结果。包含全部代码与工程，本人亲自测试通过。(Realization of self transmitting and receiving communication serial port of RS232 In altera on the FPGA platform, at a rate of 115200 baud rate, PC using serial debugging assistant can be observed. Contains all the code and engineering, I personally tested by.
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- 2014-06-11 21:57:41下载
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EDA_C2262
Quartus_II_9.0破解器有明确的破解Quartus_II_9.0的步骤(Quartus_II_9. 0 cracked the clear cracked Quartus_II_9. 0 steps)
- 2011-11-07 21:31:47下载
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循环码的verilog编码程序
(7,4)循环码的verilog编码程序，（7，4）循环码的verilog译码程序((7,4) cyclic code Verilog coding procedures, (7,4) cyclic code the verilog decoding procedure)
- 2020-06-27 02:00:02下载
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uart01
一种实现计算机接口rs232与FPGA通信的基于VHDL语言设计的一段非常简洁的程序(A RS232 computer interface implementation with FPGA-based VHDL language communications designed a very simple procedure)
- 2009-03-15 23:13:42下载
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UART
verilog代码，串口发送接收代码，含有源代码和测试文件，准确可用(verilog code for serial port transmit and receive code, with source code and test files, and accurate available)
- 2011-10-19 09:20:12下载
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dekoder
dekoder code s Gray to cod „ 1 from 16”. This is program i VHDL
- 2009-06-19 22:13:52下载
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ADPLL 行为模型
附加的文件包含 ADPLL 的行为模型。
6 位贸发局用。一个快速的时钟用来计算输入的参考时钟和反馈时钟之间的时间性差异。
贸发局决议是如果快速的时钟速度更快更高。
数字环路滤波器生成 14 数字控制位控制 DCO 的频率。
14 位 DAC 用于方便控制 DCO 由像控制 VCO 的手段。
4330 分隔线用于附加的文件。
- 2022-04-18 10:05:08下载
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FPGA读写CF卡
利用FPGA通过IDE PIO模式实现读写CF卡桥接，可使用ARM或DSP等处理器通过FPGA来CF卡读写CF卡，读数据可以达到30MB/s，写数据10MB/s。
- 2022-02-03 07:14:59下载
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LDPC最小和译码算法verilog代码
此部分verilog代码为ldpc的最小和译码算法verilog源代码。verilog源代码适用于Xilinx和altera开发环境。
- 2022-02-05 17:42:10下载
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可以验证组件（VIP）基于System Verilog
可以基于System Verilog验证IP。
- 2022-01-25 17:58:59下载
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