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sobel
由Verilog编写在FPGA实现sobel算法应用于图像边缘检测，工程文件可在quartus13.1以上版本打开；工程使用到ram、fifo、pll三种ip核，design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块，sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果；测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化，再将生成文件中数据用串口发给FPGA，边缘检测结果会通过VGA输出。(Written by Verilog in the FPGA implementation sobel algorithm applied to the edge detection of the image, the project file can be opened in the quartus13.1 or later project use ram, fifo, pll three ip kernel, design folder contains ram, fifo, vga control and Serial port transceiver and sobel algorithm module, sim and doc folder, respectively, include modelsim simulation module and simulation results test will be 200* 200 resolution picture matlab folder under the matlab script compression, binarization, and then generated Data in the file with the serial port to the FPGA, edge detection results will be output through the VGA.)
- 2021-01-15 21:08:46下载
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pll
PLL 锁相环verilog程序 可以直接使用(The PLL can be used directly good use)
- 2014-08-28 19:06:33下载
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problem
在学习verilog 中与遇到一些列问题的整理。(this Documentation is about the problem about verilog which is meeted when i was learn FPGA)
- 2014-03-07 22:24:19下载
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jk
说明： 基于quartus2的jk触发器设计，内含源码和仿真图(Jk flip-flop design based on the quartus2, containing source code and simulation diagram)
- 2011-11-24 10:47:56下载
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展位乘数
它是一种算法，它是用来在超大规模集成电路的乘法2
- 2022-04-11 04:26:12下载
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洗衣机verilog编程
应用背景本项目采用Verilog实现洗衣机的程序，它可以使用数字LED显示剩余时间。另外，它还可以使用不同的led_shining显示程序，它的运行了。而且我用BASYS2仿真和运行。在这个节目中，我会是有价值的使用几乎所有组件。关键技术有限状态机Verilog ；ISE熟练的状态控制
- 2022-01-27 18:55:26下载
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FPGA ‘for’ 循环
Verilog 语言编写的for循环，用来验证在FPGA中是否能想在C中那样编写for循环，结果证明虽然仿真可以得到正确的结果，但是在真正的工程中进行编译时耗时24小时都没完成，所以选择其他的方法进行循环操作，毕竟FPGA是并行的，而C中是串行的思想。
- 2022-06-19 04:55:07下载
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adaptive
这是基于MATLAB编程实现自适应滤波器，并在XILINX的FPGA上硬件可实现的模型文件(This is based on the MATLAB programming adaptive filter, and the XILINX' s FPGA hardware can be a model document)
- 2009-06-24 13:26:32下载
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EP2C5
基于FPGA/EP2c5的开发板详细例程，内容丰富，简单易懂(Development board based on more routine FPGA/EP2c5, content rich, easy to understand)
- 2020-12-06 22:59:23下载
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ADC_Data_Recv_Module
接收机测试输入信号，
生成正余弦波，采样率、频率、幅度、相位可调节
并将生成的数据进行输出
压缩包包括Verilog代码、testbench代码、word文档
matlab仿真代码(The receiver tests the input signal,
Generation of positive cosine wave, sampling rate, frequency, amplitude, phase can be adjusted
And output the generated data
The compressed package includes the Verilog code, the testbench code
Matlab simulation code)
- 2017-12-08 17:56:02下载
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