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1 位加法器模块注册转让级和门级模拟
这个简单的项目举例说明如何编写简单的 1 位加法器和合成之前和之后合成与设计编译器对其进行测试。
登记册转让级别是您编写的代码和其模拟显示理想时间关系图。
门级后合成和设计编译器是代码，包含真正的时间关系图和模拟。
- 2023-05-09 14:10:03下载
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1553B_enc_dec
155B航空总线中曼彻斯特编码和译码模块，亲测可以使用，而且很好用，但是对锁相环的描述不是很仔细(155B Air bus Manchester encoding and decoding modules, pro-test can be used, and it just works)
- 2020-12-04 14:49:27下载
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0_09_uart_tx
说明： 在FPGA板卡上面，通过单个按键实现串口的发送功能，带仿真需要自行修改一下工程配置(On the FPGA board, the sending function of the serial port is realized by a single key, and the engineering configuration needs to be modified by the simulation)
- 2020-03-26 08:40:39下载
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uart
说明： uart 发送模块接收模块及tb，其中可以选择不同波特率进行收发，代码带有详细注释。(UART sending module and receiving module)
- 2020-06-20 20:00:02下载
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2ASK调制解调的VERILOG程序代码
2ASK的verilog程序，可以编译通过，可以在QUARTUS II平台或者ISE平台上使用，也可以作为初学者学习参考借鉴的代码来使用，实用性价值比较高实用性价值比较高实用性价值比较高
- 2022-02-02 01:04:15下载
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DDS
可以产生正弦波，三角波、锯齿波、方波，要求频率1Hz-100kHz，步进1Hz，具有自动扫频功能；
正弦波的相位可调，方波的占空比可调；
(Can generate sine wave, triangle wave, sawtooth wave and square wave, the required frequency of 1 hz- 100 KHZ, step 1 hz, with functions of automatic frequency sweep
The phase adjustable sine wave, square wave duty ratio is adjustable )
- 2021-05-07 02:58:36下载
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温度传感器TMP121控制代码——Verilog
温度传感器TMP121控制代码——Verilog产品验证过
- 2022-04-07 02:35:55下载
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给予内部晶振对外部时间码校正模块
对于不同竞争可能出现的偏差，采用修改计数方式对多个设备时间码进行修正，时最后输出时间码时同步的，精度可以达到10的付8次方
- 2022-01-26 05:02:59下载
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20190718 - Copy
this files describes how to build i2c block modules in verilog hdl and programming them on an fpga device
- 2020-06-21 21:20:02下载
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vhdlsource
用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了(Verilog hdl prepared with some routines, including the adder/subtraction, etc., for example, more is not to enumerate the)
- 2007-11-30 15:56:27下载
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