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T200071012217h
此源码为线性相位滤波的vhdl源码与设计心的体会，理论分分析与工程实践总结相结合，有非常大的参考价值 可直接使用。
(The source for the linear phase filter VHDL source code and design of the heart experience, theoretical analysis to summarize the combination of engineering practice, a very large reference value can be used directly.)
- 2012-07-10 16:08:08下载
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De2 lcd1602显示器控制
在De2开发板上进行简单的控制lcd1602显示器在指定位置显示出指定的ASCII 字符， 语言是verilog HDL。
- 2022-03-24 02:00:22下载
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mult_16
用verilog实现对三个16位数进行相加乘法器(Three 16-digit sum of the multiplier Verilog)
- 2021-01-03 10:28:55下载
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Uart2Sdram2TFT_median_filter
说明： 使用FPGA实现中值滤波算法，能够使数据直接使用该系统对数据进行中值滤波。(FPGA is used to realize the median filtering algorithm, which can make the data directly use the system for median filtering.)
- 2019-12-30 21:27:58下载
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wom_kg
ϵͳʱ
- 2006-03-13 15:09:50下载
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DDS_signal_genarator
这是一个利用verilog语言编写的信号发生器的例子，值得参考(this is a code about signal generator by VIERILOG LANGUAGE!)
- 2013-12-23 10:12:52下载
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sch_tbf
Token Bucket Filter queue.
- 2013-05-06 11:34:24下载
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VHDL-Code-For-Full-Adder-By-Data-Flow-Modelling
VHDL Code For Full Adder By Data Flow Modelling
- 2013-11-08 00:39:04下载
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AD9267的FPGA参考设计
AD9267 10bit 640MSPS高速ADC的FPGA参考设计
Verilog语言实现
包含Xilinx ISE12.2工程
- 2023-01-04 17:30:03下载
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vhdlsource
用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了(Verilog hdl prepared with some routines, including the adder/subtraction, etc., for example, more is not to enumerate the)
- 2007-11-30 15:56:27下载
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