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DPD_project
预失真算法中，包络解波部分的verilog代码，有部分错误(envelope calculation of DPD algorithm ，verilong HDL language)
- 2014-04-26 15:45:21下载
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CPLD drives with digital control, of from 0000 to 9999, digital control is a dyn...
用CPLD驱动数码管，实现从0000计到9999，数码管是用动态显示，程序用VERILOG完成的-CPLD drives with digital control, of from 0000 to 9999, digital control is a dynamic display, the program completed with VERILOG
- 2022-05-23 09:34:50下载
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上海大学 Verilog PPT 适合初学者看 推荐
上海大学 Verilog PPT 适合初学者看 推荐 -Shanghai University Verilog PPT look recommended for beginners
- 2022-04-19 13:38:15下载
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rtl_wangjiangxing
ecc椭圆算法RTL,verilog源代码经过验证，用于FPGA或者ASIC(ECC elliptic curve encryption algorithm for Verilog implementation)
- 2015-01-29 18:43:47下载
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encode
RS（255，223）编码器，已实际运用到产品中(RS (255,223) encoder has actually applied to products)
- 2021-05-13 00:30:02下载
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I2C
关于I2C总线协议的verilog代码，里面包括了3个verilog代码(I2C bus protocol verilog code, which includes three verilog code)
- 2012-08-31 14:31:29下载
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polyPhaseFilter
说明： 数字信道化过程中多相滤波器组matlab代码及测试(Digital channelized polyphase filter code and test)
- 2019-12-24 09:58:51下载
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liyuanlnx_IP_RAM
FPGA——IP_RAM实验：
创建IPRAM核，单端口，10位地址线（256字节），8位数据线（每字节8byte），读写使能
input [9:0] address;
input clock;
input [7:0] data;
input wren; //置1则写入
output [7:0] q;
LNXmode：控制LEDC显示
1：mode1，从k1~k3输入data的低4位，ledb计时，从0~f，计时跳变沿读取k1~k3的值，存入RAM
8个数之后，从RAM输出数据，用leda显示，同样每秒变化一次(The experiment of FPGA-IP_RAM:
Create IPRAM core, single port, 10 bit address line (256 bytes), 8 bit data line (8 byte per byte), read and write enablement)
- 2020-06-22 04:20:02下载
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一种基于FPGA的通用微处理器设计
一种基于FPGA的通用微处理器设计-A general-purpose FPGA-based microprocessor designs ....
- 2022-03-24 23:27:29下载
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ad9649的fpga驱动程序cf_ad9649_ebz_edk_14_4_2013_03_19
ad9649的fpga驱动程序,FMC接口，基于Xilinx KC705(AD9649 Evaluation Board, FMC Interposer & Xilinx KC705 Reference Design)
- 2020-06-28 14:00:02下载
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