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fpga under the seven
fpga下的七段数码管显示 大 学 实 验 报 告-fpga under the seven-segment digital tube experiment reports that the University
- 2022-02-13 12:54:58下载
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DCT
用verilog语言实现DCT编解码
附有DCT的说明(Using Verilog language realize DCT codec with a description of DCT)
- 2020-11-14 15:19:41下载
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xilinx_lib.tar
用于modelsim仿真的xilinxfpga平台IP库，以ise 13.x为基础制作，在modelsim10下验证通过。(xilinx IP core library for modelsim simulate, based on ise 13.x, verified in modelsim10.)
- 2017-10-27 12:23:53下载
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在MAXPLUSII下实现BOOTH算法，可以进行任意位K×K的乘法
在MAXPLUSII下实现BOOTH算法，可以进行任意位K×K的乘法-BOOTH algorthim implemented in the MAXPLUSII environment, which can carry out arbitrary bits multiplication.
- 2022-05-08 13:11:29下载
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liyuanlnx_dynamic_led
FPGA数码管显示秒表实验
三种方法实现：
方法一： 对秒计数，得到（秒显示）0~9，
对（秒显示）计数，得到（分秒显示）0~5，
对（分秒显示）计数，得到（分钟显示）0~5，
注意进位时机
方法二： 对秒计数，得到（秒显示）0~9
对秒计数，得到（分秒显示）0~5
对秒计数，得到（分钟显示）0~5
方法三：
只对秒计数，分别取模
%60得到分钟显示 ************************
余数%10得到分秒显示 （据说）取模运算占资源！！！！（也能接受？好像...）
再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA
Three ways to achieve)
- 2020-06-22 04:40:02下载
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TCM_Modulation
TCM编码的调制端，采用8PSK，2/3码率的卷积码的matlab程序(TCM coded modulation client, using 8PSK, 2/3 code rate of convolutional codes of matlab program)
- 2021-04-20 00:08:51下载
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iq_balance
调整iq幅度不平衡的模块，可以解决载漏和边带问题。(Iq amplitude imbalance adjustment module can be resolved carrier and sideband leakage problems.)
- 2021-04-23 17:48:47下载
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UART0407
ise平台模拟UART，并与PC机实现收发（+1）(ISE platform simulation UART and transceiver.)
- 2013-04-22 15:38:36下载
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1 第二个计时器 impliomentation vhdl
一第二个计时器为斯巴达 6 fpga-结构设计的
- 2022-03-13 08:22:16下载
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demo_as32ttl1w
说明： 可以获取各种字符，并在数码管显示出来，非常的靠谱且稳定(Various characters can be acquired and displayed on the digital tube.)
- 2020-06-16 15:00:02下载
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