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简单选择器的verilog实现 有testbench

于 2022-04-23 发布 文件大小:1.19 MB
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资源描述 简单选择器的verilog实现 有testbench,帮助学习verilog编码方式。 Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式  

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  • FPGA-OFDM-communication-system
    说明:  基于ofdm系统的各个模块的VHDL程序,软件是用的ISE仿真的。绝对有用。(Ofdm systems based on VHDL program of each module, the software is to use the ISE simulation. Absolutely useful.)
    2011-03-18 16:58:35下载
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  • ozgul2013
    Digital pre-distortion (DPD) is an advanced digital signal-processing technique that mitigates the effects of power amplifier (PA) nonlinearity in wireless transmitters. DPD plays a key role in providing efficient radio digital front-end (DFE) solutions for 3G/4G basestations and beyond. Modern FPGAs are a promising target platform for the implementation of flexible wireless DFE solutions, including DPD.
    2019-01-05 18:20:30下载
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  • Verilog模块的缓存设计
    这是 ;一种缓存设计的Verilog代码,使用先进先出算法。大约2000行代码,该程序包含缓存替换算法的实现。图像规则的选择,以及所有的模拟。这个设计有很多模块。此模块包含替换执行和测试平台
    2022-03-22 11:53:39下载
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  • CPU
    运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括:取指模块,译码模块,执行模块,访存模块,写回模块,寄存器组模块,控制相关检测模块,Forwarding模块。该CPU在TEC-CA实验平台上运行,并且通过Debugcontroller软件进行单步调试,实验表明,该流水线CPU消除了控制相关、数据相关和结构相关。(Using vhdl hardware description language development environment under quartus II design and implementation of an independent design and implementation of a five-stage pipeline RISC-based CPU' s. The water CPU include: fetch module, decoding module, execution modules, memory access module, the write-back module, the register set of modules, control relevant to the detection module, Forwarding module. The CPU in the TEC-CA experimental platforms, and single-step debugging through Debugcontroller software, experiments show that the pipelined CPU eliminates the control-related, data-related and structurally related.)
    2020-09-21 10:37:53下载
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  • 8_sys_clock
    黑金开发板对时钟信号的编写实验以及调试,相关代码如压缩包所示(CLOCK FPGA)
    2012-09-18 22:51:36下载
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  • BmpDecoder
    适用于Altera FPGA Nios II平台uClinux OpenCV之BmpDecoder的源码(Souce code of BmpDecoder for Altera FPGA Nios II uClinux OpenCV)
    2011-02-11 16:43:45下载
    积分:1
  • 1_Carm
    经典的OV5642的verilog驱动程序(Verilog Driver of Classic OV5642)
    2019-03-19 13:38:29下载
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  • 西北逻辑 (Altera) 特别提款权 SDRAM 控制器
    Northwest Logic公司(Altera公司)SDR SDRAM控制器的Verilog,由微米SDR SDRAM测试。
    2022-05-26 04:06:57下载
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  • 电梯控制器
    一个9层电梯的代码。每层电梯入口处,要求开关1,电梯内设有乘客到达的停止开关的水平。(没有下降的按钮,一楼九楼没有上行键)
    2023-08-07 07:00:03下载
    积分:1
  • altremote_update_cyclone5
    altera remote updata cyclone5 平台例程,无nios核版本(altera remote updata cyclone5 platform routine do not use nios)
    2021-04-23 17:38:47下载
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