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运动员反应时间测量电路

于 2022-04-30 发布 文件大小:17.03 MB
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代码说明:

利用verilog编码,设计运动员反应测试时间的电路,共有三个输入,枪声、运动员和复位信号,另外,认为反应时间不可能小于200ms,因此当测量时间小于200ms时 会发出警报

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  • Enc8b10b
    说明:  serdes中的8B/10B编码 verilog实现(Implementation of 8B / 10B coding Verilog)
    2020-09-13 01:37:58下载
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  • FPGA 累加器
    该项目是在的Quartus2实施,Altera公司的在DE2开发板....  设计有一个功能来积累给定的输出...这必须学习在Verilog HDL语言的基本编码..  这仍是如此基本的编程,它必须加强和改进..  使它成为一个更复杂的UT还精确的编码方案...谢谢你看我的工作..
    2022-06-20 14:39:07下载
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  • cn60
    六十进制计数器用于计数等操作,代码的实现方式很简单(Six decimal counter for counting operation, the code is very simple implementations)
    2014-12-10 10:10:50下载
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  • tcp_tiaoshi
    fpga_sopc_enc28j60_tcp_ip_测试,源码程序包,本人测试通过!(Fpga_sopc_enc28j60_tcp_ip_ test, the source code packets, I test through!)
    2012-03-05 11:26:19下载
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  • dds_rom
    基于查找表的DDS的Verilog实现,分为相位累加器模块、ROM模块和顶层DDS模块(Verilog implementation of DDS based on lookup table)
    2021-03-10 11:19:26下载
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  • Verilog实现基于FPGA的反应测试系统
    2016年4月19日22:51:52 反应测试系统
    2022-01-27 17:49:48下载
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  • shuzizhongsheji
    有用的数字钟设计文档,有秒表、闹钟等模块,希望对大家有用!(JUST LEARN FROM IT!!ENJOY!)
    2013-07-18 11:02:24下载
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    2022-10-21 19:25:03下载
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