登录
首页 » Verilog » Dcache设计

Dcache设计

于 2022-05-05 发布 文件大小:2.58 kB
0 150
下载积分: 2 下载次数: 1

代码说明:

设计了一款Dcache,两路组相联,使用了LRU的替换算法。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • ahb2wishbone_latest.tar
    AHB to wishbone bridge verilog
    2018-03-06 00:27:11下载
    积分:1
  • chap12
    《Verilog HDL 程序设计教程》9("Verilog HDL Design Guide" 9)
    2007-07-01 16:33:31下载
    积分:1
  • io_uart
    verilog设计的32位IO口扫描后通过串口发送到计算机(Verilog design of 32 bit IO export after scanning through the serial port to the computer)
    2012-12-27 00:05:01下载
    积分:1
  • Processor Design
    verylog中的处理器设计代码。
    2022-08-19 22:15:09下载
    积分:1
  • DEMO_CAM_LCD
    实现了从摄像头读取数据到液晶的显示,利用了cycloneV 和康欣的开发板资源(It realizes the display of reading data from camera to liquid crystal.)
    2019-07-05 15:25:36下载
    积分:1
  • 6T SRAM的源代码
    应用背景6T SRAM是基于晶体管模块设计。关键技术这个6T SRAM技术是旧版本,新版本已经更新。
    2022-01-25 17:09:33下载
    积分:1
  • BT656_RGB
    BT656转RGB的算法实现代码,使用VORILOG语言编写(BT656-->RGB, verilog)
    2021-02-24 09:39:39下载
    积分:1
  • 13_CMOS_OV7725_Gray_Mean_Filter
    基于FPGA开发的均值滤波程序,效率很高,非常有用(Based on FPGA development of the mean filter program)
    2017-09-25 19:06:06下载
    积分:1
  • SimpleVOut-master
    说明:  SimpleVOut (SVO) is a simple set of FPGA cores for creating video signals in various formats. The cores connect using AXI-streams. Most configurations (resolution, framerate, colordepth, etc.) are set at compile-time using Verilog parameters. See svo_defines.vh for details on those parameters.
    2020-06-24 21:20:01下载
    积分:1
  • Verilog Booth 型乘法器
    此文件描述的 verilog booth 型乘法器的代码。源代码是模拟和验证效果会更好
    2022-08-21 23:35:26下载
    积分:1
  • 696516资源总数
  • 106481会员总数
  • 12今日下载