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i2s串行线广泛用于音频通信中,这里包括了master和slave的代码.
i2s串行线广泛用于音频通信中,这里包括了master和slave的代码.-i2s serial lines widely used in audio communication, here including the master and slave codes.
- 2022-04-15 12:56:02下载
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spi_dac_ad7394_ad7395.v
Verilog code of SPI configurator for DAC AD7394 and AD7395
- 2014-09-11 21:58:15下载
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usbFPGAconnect
该例程是PC机通过FX2-CY7C68013-A的USB2.0控制芯片与FPGA实现通信。其中的工程和代码包括PC机上的USB固件程序、驱动程序、上位机程序，FPGA上的VERILOG通信程序。(The routine is a PC, through the FX2-CY7C68013-A of the USB2.0 controller chip and the FPGA to achieve communication. One of the projects and code, including PC, the USB firmware, drivers, FPGA' s Communication Program)
- 2021-04-08 15:19:00下载
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半加器
半加器
- 2022-10-16 16:40:03下载
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CCPRRIzipP
一种基于CPRI标准的WCDMA NoddeB射频光纤拉远接口FPGA设计.pdf
(CPRI compliant the WCDMA NoddeB RF fiber pull far from the interface of the FPGA design. Pdf)
- 2012-07-19 22:29:39下载
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part1
Altera DE2 开发板试验2 第1部分VHDL答案(Altera DE2 Lab2 part1 VHDL answer)
- 2011-11-17 19:02:19下载
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1. For the key input, please join the voice output circuit, representing the key...
1对于按键输入，请加入语音输出电路，代表按键sw1反馈的音频信息。每次按下sw1按钮时，它们都会发出0.1秒1KHz的声音。
- 2022-03-02 14:32:00下载
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BPSK
说明： 八相移键控调制的Verilog程序，给出了各个子模块的程序，实现了信号调制。(Eight-phase shift keying modulation of the Verilog program, each module is given the procedures, the signal modulation.)
- 2011-02-24 13:15:15下载
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用VHDL语言实现数字钟的设计
用VHDL语言实现数字钟的设计，要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1。
- 2022-10-28 10:35:04下载
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EPM570并串转换器
基于CPLD器件EPM570，用VHDL语言编写的并串转换器代码，用于实现并行代码到串行代码的转换
- 2022-07-13 17:44:24下载
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