-
verilog2
Learning Verilog Chinese Version Part 2
- 2012-06-15 03:24:15下载
- 积分：1
-
Xilinx 7系列FPGA资料
说明： 对fpga的学习有一点帮助，属于较为基础的部分(It has a little help to the study of FPGA, which belongs to the more basic part)
- 2021-04-07 12:03:10下载
- 积分：1
-
8_1
一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为：异步清零输入端口rst，输入时钟clk，置数判断输入端口load，移位类型判断输入端口m，数据输入端口data[7:0]，输出端口q[7:0]。序列检测器电路端口为：异步清零输入端口rst，输入时钟clk，串行数据输入端口d，输出标志端口s。(A eight bit shift register / 01011010 sequence detector with set, reset, left shift, and right shift function. Shift register circuit port is: Asynchronous Clear input port rst, input clock CLK, set the number to determine the input port load, shift type to determine the input port m, data input port data[7:0], output port q[7:0]. The sequence detector circuit port is: Asynchronous Clear input port rst, input clock CLK, serial data input port D, output flag port s.)
- 2020-12-17 08:29:12下载
- 积分：1
-
是用VHDL语言写的对A/D转换模块的控制程序，希望对大家有帮助。...
是用VHDL语言写的对A/D转换模块的控制程序，希望对大家有帮助。-VHDL language is used on the A/D conversion module control procedures, in the hope that everyone has to help.
- 2023-05-25 06:40:03下载
- 积分：1
-
RS_coder
基于verilog的RS编码器 绝对实用(Based on the RS encoder verilog absolute utility)
- 2010-12-07 20:51:02下载
- 积分：1
-
fifo
说明： FPGA的fifo与dsp的emif接口测试程序(EMIF interface test program for FIFO and DSP of FPGA)
- 2020-12-03 16:59:25下载
- 积分：1
-
本设计可直接用作时钟计数器
本设计可直接用作时钟计数器，同时有调时，定时功能。 Led[3:0]显示秒钟的变化情况。 func用作计时，调时，定时功能转换。 Ledarrive用于提示计时时间已到。 change可使秒钟在数码管显示。 plus键在调时计时时使时钟加一。 shift用于调时计时时分计时与时计时的调整转换。
- 2022-12-28 21:25:04下载
- 积分：1
-
七人表决器
七人表决器，当有四人或四人以上的人同意是，表决通过。每个裁判控制一个开关，高电平表同意，在quartusII上用全加器来实现，当表决通过时，实验箱上的LED灯亮
- 2022-02-03 05:43:46下载
- 积分：1
-
adc0809用FPGA控制的采样非常好用的实例 自己看书后终结的
adc0809用FPGA控制的采样非常好用的实例 自己看书后终结的-ADC0809
- 2022-09-16 00:25:02下载
- 积分：1
-
用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制....
用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制.-with AHDL prepared MAXPULS development. Communications from external clock rate and restriction on the number of data bytes.
- 2022-12-17 02:20:02下载
- 积分：1
