登录
首页 » VHDL » 基于VHDL+FPGA的DDS信号发生设计,已经通过调式

基于VHDL+FPGA的DDS信号发生设计,已经通过调式

于 2022-06-28 发布 文件大小:546.96 kB
0 109
下载积分: 2 下载次数: 1

代码说明:

基于VHDL+FPGA的DDS信号发生设计,已经通过调式-Based on VHDL+ FPGA design of the DDS signal has been through mode

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 等精度测频??
    等精度测频法,有需要的可以下载看看哟,word中包含的代码(Equal Precision Frequency Measurement Method)
    2020-06-22 11:00:01下载
    积分:1
  • VHDL实现SPI功能源代码
    VHDL实现SPI功能源代码 -- The SPI bus is a 3 wire bus that in effect links a serial shift -- register between the "master" and the "slave". Typically both the -- master and slave have an 8 bit shift register so the combined -- register is 16 bits. When an SPI transfer takes place, the master and -- slave shift their shift registers 8 bits and thus exchange their 8 -- bit register values.-SPI realize the functional VHDL source code The SPI bus is a 3 wire bus that in effect links a serial shift register between the
    2022-01-26 00:50:40下载
    积分:1
  • Quantitative algorithm for FPGA HDL coding, including VHDL and Verilog code. Can...
    用于FPGA的量化算法的HDL编码,包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。-Quantitative algorithm for FPGA HDL coding, including VHDL and Verilog code. Can be used in JPEG and MPEG compression algorithms.
    2022-02-10 06:00:42下载
    积分:1
  • High Speed dd
    说明:  (Springer Series in Advanced Microelectronics 51) Ayan Palchaudhuri, Rajat Subhra Chakraborty (auth.)-High Performance Integer Arithmetic Circuit Design on FPGA_ Architecture, Implementation and Desig
    2020-06-24 08:40:01下载
    积分:1
  • delayline_b
    基于延迟线的数字脉冲宽度调制,用于电力电子设备的触发信号产生(puls wide modulator based on delayline)
    2015-03-10 15:45:01下载
    积分:1
  • hdlc
    HDLC通信协议,FPGA实现,包含源文件和仿真测试文件。(HDLC comunication)
    2014-08-28 21:37:31下载
    积分:1
  • iic_sci
    FPGA编程,经过团体奋战完成,全是底层的IIc和sci通信,完整版。(FPGA programming, after groups fight to the finish, all underlying SCI and IIc communication, full version)
    2014-12-23 09:32:54下载
    积分:1
  • 自己编写的只读存储器ROM16*8的试试很好用的
    自己编写的只读存储器ROM16*8的试试很好用的-ROM 16*8
    2022-05-13 03:23:21下载
    积分:1
  • altera的ip核,在sopcbuilder中添加后,在niosII IDE中可以用一条语句实现,音频解码的输出。...
    altera的ip核,在sopcbuilder中添加后,在niosII IDE中可以用一条语句实现,音频解码的输出。-altera
    2022-03-05 12:43:51下载
    积分:1
  • CPU
    使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG,一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式,采用Load/Store结构,ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算,并支持浮点数加、减、乘、除四种运算,支持与、或、异或、非4种逻辑运算,支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算,支持Load/Store操作,支持地址/立即数加载操作,支持无条件转移和为0转移、非0转移、无符号>转移、无符号<转移、有符号>转移、有符号<转移等条件转移。()
    2008-06-02 16:34:00下载
    积分:1
  • 696518资源总数
  • 105885会员总数
  • 31今日下载