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一个UDP/IP核心架构的VHDL实现

于 2022-07-22 发布 文件大小:183.48 kB
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代码说明:

资源描述这个包提供了一个UDP/IP核心架构的一个开源的VHDL实现和PC机与FPGA接口传输基础C类型(字符、16 / 32 / 64位的整数,浮点数和双打)。

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  • dds32_1
    说明:  频率合成器实例模块设计。频率分辨率为32位DDS的VHDL程序(Frequency synthesizer module design example. 32-bit DDS frequency resolution of the VHDL program)
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  • rams
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    :采用FPGA来实现一个基于OFDM技术的通信系统中的基带数据处理部分,即调制解调器。其中发射部分的调制器包括:信道编码(Reed-Solomon编码),交织,星座映射,FFT和插入循环前缀等模块。我另外制作了相应的解调器,可以实现上述功能的逆变换。-: Using FPGA to implement a technology-based OFDM communication systems in base-band data processing part of the modem. One part of the modulator launch include: channel coding (Reed-Solomon coding), interleaving, constellation mapping, FFT and cyclic prefix insertion modules. I also produced a corresponding demodulator can achieve the above-mentioned inverse transform function.
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    基于VHDL的电子秒表的设计,使用VHDL语言描述一个秒表电路,利用QuantusII软件进行源程序设计,编译,仿真,最后形成下载文件下载至装有FPGA芯片的实验箱,进行硬件测试,要求实现秒表功能。(Design of electronic stopwatch based on VHDL)
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    quartus2的中文文档,不是很全,仅供大家学习(quartus2 the Chinese document, not very wide, only for them to learn)
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