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一个4×4矩阵键盘接口程序的Verilog设计(FPGA)

于 2022-07-24 发布 文件大小:195.41 kB
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一个4*4矩阵键盘的VERILOG接口程序设计(FPGA)-A 4* 4 matrix keyboard interface program Verilog Design (FPGA)

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  • 速率发生器
    应用背景通用模块,以产生可重构的源时钟频率的传输速率。该模块可用于UART,自定义串口协议等。提供一个时钟发生器模块产生可选 ;-波特利率和;——时钟源(可选择分因素) ;还产生接收 ;——时钟的16倍,8倍,倍,倍的传输波特率 ;关键技术UART,VHDL,FPGA,CPLD programmanle逻辑器件。设备无关的代码
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  • Xilinx 7系列FPGA资料
    说明:  对fpga的学习有一点帮助,属于较为基础的部分(It has a little help to the study of FPGA, which belongs to the more basic part)
    2021-04-07 12:03:10下载
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  • ";Verilog HDL设计指南";5
    《Verilog HDL 程序设计教程》5-"Verilog HDL Design Guide" 5
    2022-04-21 22:39:14下载
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  • 1024
    1024点fft verilog hdl-1024-point fft verilog hdl
    2022-05-31 03:08:59下载
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  • ad7606
    AD7606采集代码,用于verilog 驱动 AD7606 adc SPI 串口方式(AD7606 acquisition code, used for Verilog drive AD7606 ADC SPI serial mode)
    2021-05-12 18:30:02下载
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  • std_ovl_v2p7_Feb2013
    目前最新的OVL库,里面是标准的ASSERTION模块,支持VHDL刚Verilog,最近在做AXI协议验证的时候用到,分享下(The latest OVL(open verification library),including all standard module of assertions(VHDL and Verilog). It can be used into AXI Protocl Verification. Just share with you guys.)
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    sdram 代码在最后要强调的是,本专题以技术为主,由于篇幅的原因,不可能从太浅的方面入手,所以仍需要有一定的技术基础作保证,而对内存感兴趣的读者则绝不容错过,这也许是您最好的纠正错误认识的机会!
    2022-08-23 08:24:46下载
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  • 本项目是基于SR和D触发器的使用vhdl.this是100正确的内容。
    this project is based on sr and d flip flop using vhdl.this is the 100 correct code,reference is taken from book digital electrionics written by anand kumar.please use quatrus to access this code.this code can be used for the final year project for engineering. Here dataflow techniques and behavioural -this project is based on sr and d flip flop using vhdl.this is the 100 correct code,reference is taken from book digital electrionics written by anand kumar.please use quatrus to access this code.this code can be used for the final year project for engineering. Here dataflow techniques and behavioural
    2022-06-27 01:31:46下载
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