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booth乘法器verilog源代码
源文件中的代码是基于BOOTH2算法的32位乘法器，并且采用了4:2压缩器，并且进行了实际的仿真，直接运行就可以通过，代码通俗易懂，具有很好的参考意义，可以供初学者使用和参考。欢迎大家下载！
- 2022-02-12 22:09:52下载
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BCH_EncDec_Matlab
bch编解码的完整版，本人已经做过fpga实现，就是按照该程序为原型，绝对可运行(bch decoding the full version, I have done fpga implementation is in accordance with the procedure for the prototype, can certainly run)
- 2011-10-27 21:55:11下载
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verilog2
Learning Verilog Chinese Version Part 2
- 2012-06-15 03:24:15下载
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DigitalClock
数字钟：实验中用到的小程序，用于万年历中的模块(Digital clock: a small program used in the experiment, the modules for calendar)
- 2013-05-26 09:25:23下载
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coubter_key
ISE环境下Verilog编程实现机械按键去抖(ISE Verilog programming environment under mechanical debounces)
- 2015-12-13 12:52:42下载
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VHDL-DDS
基于FPGA的DDS信号源设计，32位相位累加器，产生可调频率(FPGA-based DDS signal source design, 32-bit phase accumulator to generate tunable frequency)
- 2013-06-27 15:16:15下载
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DDR_SDRAM控制器verilog代码
使用 Virtex-4 FPGA 器件实现DDR SDRAM控制器
本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。
该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延
迟。
DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本参考设
计使用 SDRAM 器件和 DIMM 开发而成
- 2023-02-04 16:05:03下载
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基于FPGA驱动高速AD/DA
有三个基于FPGA驱动高速AD/DA的程序、硬件电路图、使用向导手册、连接方法，支持ADDA_AX301，ADDA_AX415，ADDA_DB2C8，可以下载到 FPGA 黑金开发板、FPGA 黑金开发板学生版结合相关模块进行使用，
- 2022-10-06 10:25:09下载
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testbench.sv
RS 编码和解码Verilog Code, 实现了RS（544,514)的编码和译码；(-RS Coding and Decoding Verilog code， implement RS（544,514))
- 2016-09-25 16:05:54下载
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esvl
MATLAB Filter Design HDL Coder
Simunlink HDL Coder
Xilinx ISE Webpack
- 2011-06-15 19:56:11下载
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