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数字秒表的设计
设计一个秒表，系统时钟选择时钟模块的1KHz，由于计时时钟信号为100Hz，因此需要对系统时钟进行10分频才能得到，之所以选择1KHz的时钟是因为七段码管需要扫描显示，所以选择1KHz。另外为了控制方便，需要一个复位按键、启动计时按键和停止计时按键，按下复位键，系统复位，所有寄存器全部清零；按下开始键，秒表启动计时；按下停止键，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下开始键，秒表继续计时，除非按下复位键，系统才能复位，显示全部为00－00－00。
- 2022-02-07 06:46:24下载
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一个解决除法溢出的例子，可以学习到很多，注释很详细(A solution to the division overflow example, you can learn a lot, very detailed notes)
- 2013-12-24 09:19:13下载
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robust_fir_latest.tar
滤波器 Generaic FIR Filter(Generaic FIR Filter)
- 2011-11-17 15:51:23下载
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acx735_usb_ddr3_tft
说明： USB传图至fpga板缓存至DDR内，FPGA再读出图像数据，显示在TFT彩屏上；(USB to the FPGA board cache DDR, FPGA read out the image data, display on the TFT color screen;)
- 2021-01-30 18:06:45下载
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ds180_7Series_Overview
对赛灵思7系列的三种型号的FPGA进行了综述(xilinx 7 productin overview)
- 2012-06-13 15:04:23下载
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AD9747的SPI接口及寄存器配置
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verilog语言实现的高速DACAD9747的SPI接口及寄存器配置
- 2022-06-29 16:02:30下载
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uart_fifo
一份带有FIFO缓存的UART源码，采用verilog编写，实现批量数据的传输，数据缓存量可以通过修改源码中的FIFO的深度来改变。(This is a UART with FIFO. The UART is programmed using verilog, it can transmit or receive batch data. The amount of data buffered can be changed by changing the depth of FIFO.)
- 2021-04-25 22:38:46下载
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FPGA
FPGA设计中的时序分析及异步设计注意事项
(FPGA design timing analysis and design considerations for asynchronous)
- 2011-08-15 22:02:50下载
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Version1
小波包分解，重构轴承振动信号，Hilbert包络，FFT进行频谱分析，以获得轴承故障频率。(Wavelet packet decomposition, reconstruction of bearing vibration signal, Hilbert envelope, FFT spectrum analysis to obtain the bearing fault frequencies.)
- 2013-07-17 11:37:05下载
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一种有限域中积累的高效实现
有限域积累是在有限域运算的最简单和最遇到的行动。蓄能器领域有限使用 T 触发器位级别和数字级串行/并行
乘法器的结构在GF （2 米） 是利用导出既作为一般多项式以及三项多项式和实施。这一有限领域
乘数是以后在 FPGA 上实现。在这减少的地区时间复杂度和关键路径执行。元素表示，他们转换基础还集中。
提出了结构数字级串行/并行乘法器 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2022-03-15 14:47:32下载
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