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ASK编码（Verilog通过，内含Testbentch）
`timescale 1ns / 1ps
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//creat for the zedboard .
//The AD used ADV7511.
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module ad(
datain , clk , rst , dataout );
input [11:0] datain;
input clk;
input rst;
output [11:0] dataout;
- 2022-01-25 20:47:44下载
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UDP协议的Verilog代码
采用Verilog语法编写的UDP协议网络 能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络 能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络 能够实现UDP包的发送和接收
- 2023-04-27 15:25:03下载
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Lab15_sw2reg
开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。(Design of switching data is loaded into the register and display the.3. design and implementation of a 4 switch content storage circuit to a 4 bit register, and in the 7 section of the most on the right shows the register in the sixteen decimal digital display tube. We used to go to the jitter module clock_pulse, with btn[0] as the input 8 bit register module, as the loading signal by btn[1] 7 segment display module on the x7segbc pipe frequency module clkdiv, clk190 clock signal for generating module clock_pulse and x7segbc.)
- 2014-03-30 09:50:48下载
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LED
按键控制数码管显示，从0到9显示，八位数码管(Button control digital tube display)
- 2017-11-13 20:19:42下载
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8253
8253可编程定时器/计数器芯片 VeriLog实现(8253 programmable timer/counter chip VeriLog achieve)
- 2013-05-31 20:40:23下载
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Verilog入门
本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌握HDL
设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并能
够进行一些简单设计的Verilog HDL建模。
缩略语清单：对本文所用缩略语进行说明，要求提供每个缩略语的英文全名和中文解释。
参考资料清单：请在表格中罗列本文档所引用的有关参考文献名称、作者、标题、编号、发布日
期和出版单位等基本信息。
- 2022-06-30 05:00:17下载
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fpq
介绍了基于VHDL的可编程分频器在波形发生器中的应用的方法，利用这一方法，
可使波形频率在大范围内变化。()
- 2007-07-24 15:46:43下载
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timblogiw
timblogiw.c timberdale FPGA LogiWin Video In driver.
- 2015-04-21 10:34:21下载
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i2c_reader
一个采用IIC协议，从ROM里面读数据的接口程序，采用verilog语言，状态机实现。(One with IIC protocol, which read data from ROM interface program, using verilog language, the state machine implementation.)
- 2013-07-31 09:25:56下载
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串口verilog实现
此程序完成的是接收上位机发送的多字节串口数据的工作，并把不同的字节分配给不同的寄存器，以完成相应的控制工作。因此有必要说明一下上位机发送的数据结构。
上位机通过串口给FPGA发送两组信号，每一组发送5个字节（可根据自己的实际需要修改），不同字节控制不同的功能。
第一组是根据选择的波形、填写的频率以及选择输出信号的时域还是频域，给FPGA发送不同的参数。点击发送数据按钮后一共发送5个字节的数据。第一个字节发送监测信号，设为0x00，标识发送的是波形设置的数据；第二个字节发送的是进行波形选择的信号；第三和第四个字节发送的是波形频率的低8位数据和高8位数据；最后一个字节发送的是选择输出是时域还是频域的信号。
第二组是根据填写的频率给FPGA发送不同的参数。点击开始滤波按钮后一共发送5个字节的数据。第一个字节发送监测信号，设为0x01，标识发送的是滤波器设置的数据；第二和第三个字节发送的是频率1的低8位和高8位数据；第四和第五个字节发送的是频率2的低8位和高8位数据。
所以本程序中rs_receive模块接收数据部分需按照串口发送的数据格式进行接收：（这部分应根据自己的实际需要设计）
当接收到的第一个字节是0时，下面接收的数据都是波形设置信号。当接收到的第一个字节是1时，下面接收的数据都是滤波器的输入波形设置数据。
- 2022-03-07 15:31:04下载
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