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HUAWEI_FPGA
华为内部资料，华为FPGA全套资料，包括华为的专利设计(Internal information Huawei Huawei FPGA complete information, including Huawei' s patented design)
- 2020-12-21 18:19:08下载
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VHDL——如何写简单的testbench
基于VHDL的testbench编写攻略(VHDL based on the preparation of testbench Raiders)
- 2017-07-31 15:00:45下载
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LCD12864
LCD12864的显示程序，使用的是verilog语言编写的显示程序，为PDF文档(LCD12864 display program, using Verilog language display program, as a PDF document)
- 2013-05-11 09:53:44下载
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mul24x24
24位x24位的乘法器
十分详细24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器(24-bit x24-bit multiplier very detailed 24-bit x24-bit 24-bit x24-bit multiplier of the multiplier 24-bit x24-bit 24-bit x24-bit multiplier of the multiplier 24-bit x24-bit 24-bit x24-bit multiplier of the multiplication Explorer 24-bit x24 multiplier 24-bit x24-bit multiplier)
- 2009-06-08 10:00:58下载
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stm8uart
Demo program for use UART STM8S
- 2013-09-05 03:18:35下载
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HMC PLL fpga控制程序
HMC 830/833/704控制程序，完成控制时序，对PLL芯片寄存器进行初始化，采用VERILOG语言编写，已在硬件平台上测试通过。
- 2022-06-14 01:29:21下载
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CMOS 全加法器设计使用 DPL 逻辑
我们目前与另类的内部逻辑结构和通晶体管逻辑样式，导致有降低的功耗-延时产品 （PDP） 设计的两个高速和低功耗全加器细胞。我们开展了反对其他全加法器报告为具有低的 PDP，速度、 功耗和面积的比较。全加法器 0.18 m，与 CMOS 工艺设计和测试使用综合试验台，允许电流取自全加器的投入，除了从电源提供的电流测量。布线后仿真结果表明拟议的全加法器优于参展只有 40%的相对面积的 80%，平均 PDP 优势及其同行。
拟议的系统：
在拟议的方法中，不产生信号内部控制输出多路复用器的选择。的输入的信号，表现出充分的电压摆幅和没有额外的延迟，相反，用来驱动多路复用器，减少整体的传播延迟。为输入的容性负载已减少，因为它仅连接到一些晶体管盖茨和一些排水渠或源的终端。
- 2022-02-04 20:41:46下载
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联邦滤波法lianbanglvbo
联邦滤波法，毕设时写的，可以和其他方法的做比较(Kalman filter, write the complete set up, and other methods to compare)
- 2020-12-01 18:49:26下载
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Verilog 小程序源码及测试
利用Verilog编写的 小程序源码及测试,包括流水灯，交通灯 ，等小程序。
- 2022-08-03 14:04:36下载
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通用 VGA 时序控制器
这是一个普通的 VGA 时序控制器代码直接生成 HSync、 垂直同步和 HCount，VCount 信号。
- 2022-07-18 22:49:24下载
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