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FPGA的串口通信verilog代码

于 2022-09-15 发布 文件大小:1.42 MB
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代码说明:

基于FPGA平台的verilog语言编写的uart串口通信代码,可以实现发射和接收,并附有multism仿真代码。可以实现功能。Uart serial communication code written based on FPGA platform verilog language can realize transmit and receive, with multism simulation code. Can achieve the function.

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • rtcclock_latest.tar.gz
    应用背景Project: A Wishbone Controlled Real--time Clock Core Purpose: Implement a real time clock, including alarm, count--down timer, stopwatch, variable time frequency, and more.关键技术基于FPGA的用verilog编写的时钟模块,具有时间计数,闹铃,以及计数器功能!具有很好的学习和使用价值。基于FPGA的用verilog编写的时钟模块,具有时间计数,闹铃,以及计数器功能!具有很好的学习和使用价值。
    2022-01-24 16:17:40下载
    积分:1
  • cycle_measure
    测量周期,此程序已经在EP2C板子上成功实现(mesure cycle)
    2013-08-29 16:09:17下载
    积分:1
  • jtag
    verilog语言编写的jtag(边界扫描模块),初学的时候可以看看(verilog language jtag (boundary scan module), a novice when you can look)
    2021-04-27 14:38:44下载
    积分:1
  • AXI-full
    axi协议中的full子协议,可用于直接访问zynq器件的ddr器件。(The full sub protocol in the Axi protocol can be used to direct access to the DDR device of the zynq device.)
    2018-03-15 10:40:55下载
    积分:1
  • PSK
    实现psk调制解调,vhdl代码,仿真文件也有(psk shixian tiaozhiyujietiao)
    2013-04-10 14:24:53下载
    积分:1
  • callback
    This is code of UVM CALLBACK function.
    2020-06-24 15:40:02下载
    积分:1
  • USB的VERILOG控制代码
    这个代码是USB的控制代码,可实现USB的发送与接收数据功能。里面有4个文件,新建一个工程即可编译运行。
    2023-01-21 05:30:04下载
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    2022-02-28 19:50:26下载
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  • Verilog计数器、编码器、加法器
    说明:  verilog编码器、计数器、加法器的程序(Verilog encoder, counter, adder procedures)
    2019-01-26 21:50:01下载
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  • 用Verilog实现的中值滤波代码
    在ISE下的中值滤波代码,采用的Verilog HDL语言,已经验证通过,方法简单,适合初学者使用,欢迎改进交流。。。。。。。。。。
    2023-05-17 13:00:03下载
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