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一个I2C从机代码
I2C从机代码，按照I2C基本协议用verilog语言编写，包含了测试模块，建议用xilinx设计套件，加载代码和测试。
- 2022-03-05 23:23:57下载
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sin
基于单片机的DDS数字信号发生器设计，可以产生正弦波。三角波等(Design of DDS digital signal generator based on MCU, can produce sine wave. Triangular wave)
- 2013-04-03 18:24:00下载
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vhdl
vhdl cpu芯片逻辑设计的一部分实现 只有一小部分 大家可以看一下 寄存器 加法器之类的(vhdl cpu chip logic design part of its implementation only a little part everry look and see b=about registers adder and so on)
- 2012-09-23 16:57:41下载
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fir_digital
本文对数字基带信号脉冲成型滤波的应用、原理及实现进行了研究。首先介绍了数字成型滤波的应用意义并分析了模拟和数字两种硬件实现方法，接着介绍了成形滤波器设计所需要MATLAB软件，以及利用ISE system generator在FPGA上进行滤波器实现的优势。文中给出了成形滤波函数的数学模型，讨论了几种常用成形滤波函数的传输特性以及对传输系统信号误码率的影响。然后介绍了本次设计中使用到的数字成形滤波器设计的几种FIR滤波器结构。把各种设计方案进行仿真，比较仿真结果，最后根据实际应用的情况并结合设计仿真中出现的问题进行分析，得出各种设计结构的优缺点以及适合应用的场合。(In this paper, the application of the principles and implementation of digital baseband signal pulse shaping filter is studied. First introduced the significance of digital shaping filter application and analysis of both analog and digital hardware implementation, then introduces the shaping filter design requires MATLAB software, and the use of ISE system generator on the FPGA to achieve the advantages of the filter. This paper presents a mathematical model of shaping filter function, the transmission characteristics discussed several common shaping filter functions and the impact on the error rate of the signal transmission system. Then introduced the use of this design to several digital shaping filter design FIR filter structure. The various design simulation, compare the simulation results, and finally according to the actual application and combine design simulation to analyze problems, come and where appropriate to the application advantages and disadvantages of various design s)
- 2014-01-15 09:43:56下载
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quartus2
quartus2的中文文档，不是很全，仅供大家学习(quartus2 the Chinese document, not very wide, only for them to learn)
- 2010-07-29 19:49:52下载
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FPGA_LED
FPGA入门点亮一个LED灯，作为FPGA入门级程序(FPGA is)
- 2012-03-26 21:57:27下载
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四位全加器的Verilog源代码
应用背景小的verilog程序，实现一四位全加器的功能。它有两大模块。一个是四位全加器，另一个是一位全加器，它是采用组合逻辑，不复杂，但简洁明了。这将是一个很好的第一步，学习verillog。适合初学者练习。关键技术只是Verilog和组合逻辑实现一四位加法器。它建立了2个模块。一个是大 ；框架，其他作品如子功能。家庭 ；spratan-3e XC3S100E，设备，包装cp132。全加器意味着它有一个进位，它可以显示的进行，如果过流发生。
- 2022-02-07 21:27:28下载
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OQPSK_fading
OQPSK在AWGN和频率选择性衰落信道中的仿真(OQPSK the AWGN and frequency selective fading channel simulation)
- 2021-04-05 21:49:03下载
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FPGA秒表
基于 Xilinx Spartan 6 的、在七段译码管上显示、用按键控制计时开始、结束、逐秒累加功能的verilog代码，同时它是此开发板的一个demo工程，也是中山大学移动信息工程课程作业项目之一。希望对有需要参考的孩子有所帮助
- 2023-01-19 10:25:04下载
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32_lvds_test
说明： Xilinx 公司Spartan-6系列FPGA实现LVDS，带Modelsim仿真文件，已综合。(Xilinx Spartan-6 Series FPGA implements LVDS with Modelsim simulation file, which has been synthesized.)
- 2020-11-30 20:59:27下载
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