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FPGA基于verilog语言的pll数字锁相环
应用背景pll数字锁相环在FPGA中具有很重要的作用,在提取信号同步时钟等方面都有应用。关键技术FPGA的PLL数字锁相环的实现基于verilog语言,采用鉴相器、滤波、数控振荡器、分频器的结构进行实现。
- 2022-02-02 05:35:33下载
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codes
EKG SIGNAL PROCESSING THROUGH CORDIC
- 2013-09-29 01:46:17下载
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dr6—ise-F
用FPGA开发板的按键作为电子表的时间初值设置控制信号,数码管当前时间值输出。用按键选择分别输出:分、秒、1/10秒。(With FPGA development board button, as the time value of the electronic table, set the control signal, digital tube current time value output. Select output by buttons: minutes, seconds, and 1/10 seconds.)
- 2017-10-11 21:19:55下载
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vedic 乘法器的 verilog 代码
这是古代vedic数学家设计的8 x 8 vedic乘法器的源代码旨。全加操作使用了全加法器。
- 2022-01-26 03:00:38下载
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Q8051
Quick Cores 的Q8051,带JTAG接口,编译时提示调试模块缺少TRACE模块。
- 2023-07-08 15:15:04下载
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edge_detect_p
用于检测信号上升沿,输出与时钟相关的正脉冲(Detect the rising edge of the signal)
- 2012-03-27 14:49:21下载
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i2c协议读写寄存器实现
用于进行传感器调试,控制寄存器以及状态寄存器的接口为I2C接口,故做了相应的代码实现,已经做过测试,完成了相关工作,这里不提供测试文件,下载后可以自行测试
- 2022-01-25 15:52:08下载
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Verilog 小程序源码及测试
利用Verilog编写的 小程序源码及测试,包括流水灯,交通灯 ,等小程序。
- 2022-08-03 14:04:36下载
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1024bit RSA_IP verilog实现 附文档
RSA加密算法IP,用verilog实现,结构清晰,注释全面,其中包括verilog的源代码,testbench和日文的设计说明文档
./RSA_tb.v
./RSA1024_RAM.v
./RSASpec2007Oct11.pdf
- 2022-02-20 18:48:24下载
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SPWM信号产生系统IP软核设计及验证
针对电力电子领域的需求,采用自然采样法设计了一个全数字三相SPWM信号产生系统IP软核.通过数字频率合成技术实现了对电源频率的辅确控制.使电源频率精度达到16位.其中。通过调节控制参数.分别实现了电源频率与载波频率的7级、8级控制.最后。搭建了基于FPGA的测试系统.验证了系统功能的正确性.(According to the requirement of power electronics, the natural sampling method for the design of a full digital three-phase SPWM signal generation system. The power frequency of IP core is the auxiliary control is implemented through digital frequency synthesis technology. The power frequency accuracy of 16. By adjusting the control parameters, 7 and 8 levels of power frequency and carrier frequency are realized respectively. Finally, the control of the power frequency and carrier frequency is realized. A test system based on FPGA is built, which verifies the correctness of the system function)
- 2017-07-16 13:55:47下载
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