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第六部分 锁相环PLL例程

于 2022-12-02 发布 文件大小:245.35 kB
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代码说明:

PLL,即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率,相位的时钟信号。所以,一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中,时钟系统的FPGA高速的设计极其重要,一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。 本实验将通过使用PLL, 输出一个方波到开发板上的SMA接口来给大家演示在ISE软件里使用PLL的方法。

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