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分频及姓名输出
对 50 MH z时钟 资源 进行分频， 输出128 KHz时钟信号，将姓名 的 ASCII 码存在数组 中， 并 128 KH z输出每时钟分频原理如下：分频因子为194H，计数器从0计数，clk上升沿有效，当计数器累加到194H时，此时已经完成了clk128周期的一半，此时使clk128翻转，之后分频因子清零，1/2个周期结束，计数器重新开始计数直到下一次翻转。
- 2023-04-13 10:35:03下载
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电梯控制器
一个9层电梯的代码。每层电梯入口处，要求开关1，电梯内设有乘客到达的停止开关的水平。（没有下降的按钮，一楼九楼没有上行键）
- 2023-08-07 07:00:03下载
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coubter_key
ISE环境下Verilog编程实现机械按键去抖(ISE Verilog programming environment under mechanical debounces)
- 2015-12-13 12:52:42下载
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手把手教你学FPGA 仿真篇
手把手教你学FPGA 仿真篇,简单实用。(Hand in hand teach you to learn FPGA simulation, simple and practical.)
- 2018-07-09 21:25:09下载
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123456shouhuoji
售货机-VHDL语言-已调试通过
真的很好用哦~适合一切学习EDA的初学者，能够让你轻松度过EDA课！~(Vending machine-VHDL language- has been really good with debugging by Oh ~ EDA for all beginners to learn, to let you easily through the EDA class! ~)
- 2010-05-09 22:31:14下载
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基于OFDM的通信系统系带设计
基于XILINX FPGA的OFDM通带系统设计，包括书和代码
- 2022-02-07 00:36:46下载
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track_version2
说明： fpga实现相关滤波算法中的CSK算法，采用仿真的方式验证结果
fpga是xilinx
仿真工具是vivado2018.2
语言是verilog(The CSK algorithm is implemented in FPGA, and the results are verified by simulation
FPGA is Xilinx
The simulation tool is vivado 2018.2
Language is Verilog)
- 2021-04-29 16:08:42下载
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8B_10BENCODER
基于8B10B的编解码模块的设计，使用verilog HDL语言，具有实用价值。(8B10B encoder)
- 2014-05-23 16:39:25下载
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使用 verilog 的低通滤波器设计
低通滤波器用于的加强频率选择方案中的任何信号，所以这段代码将帮助他们选择他们各自设计的频率到一个特殊频率为界
- 2022-06-12 07:15:55下载
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da6578_testbench
da6578的IIc时序驱动verilog，次代码仿真验证通过，有需要的同志可以下载下来参考，同时需要IIC时序的操作，也可以下载下来进行参考来做一些相应的接口时序来完成你们对应的工作。
- 2022-07-17 22:27:50下载
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