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8085汇编实现计算器
使用 7 赛格 LED 显示屏车载 （地址和数据字段） 来显示小时: 分钟: 秒的小数。这将意味着你有在董事会上运行一个实时时钟。
（为激励标记!!) 还提供以下附加功能：
(a) 一个计时器设施 （提供启动和停止按钮），找到一个事件所需的时间。
(b) 一个报警设施 （设置和重置警报）。我们可以有多个闹钟吗？
我们可以在哪里显示的短 （神秘） 消息提醒吗？
(d) 在哪里小时的范围从 0-24 而不是 0-12 的铁路时间格式显示时间。
- 2023-08-27 01:00:06下载
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AND
this is "AND" gate implementation in VHDL
- 2012-12-23 00:59:12下载
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My-Simple-Specturm--Analyzer
基于LabVIEW FPGA的频谱估计与分析(the power spectrum estimation and analysis based on LabVIEW FPGA)
- 2013-11-13 08:45:40下载
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submodule
verilog 双模块算术平均值计算模块，子模块在时钟上升沿技术，高层模块根据当前计数值计算算数平均(verilog double module arithmetic mean calculation module, sub-module in the clock rising edge technology, high-level module is calculated based on arithmetic average of the current count)
- 2011-01-05 22:49:16下载
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(Oxford)-Computer-Arithmetic--Algorithms-a-Hardwa
Computer Arithmetic (press 2000)
- 2012-01-27 09:45:29下载
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xiangmu_chengxu
雷达基本恒虚警处理，CA-CFAR(单元平均恒虚警处理),OS-CFAR（有序类恒虚警处理）,SO-CFAR（选小类恒虚警处理），(radar basic constant alarm operation,obtaining os-cfar,so-cfar,os-cfar,ca-cfar)
- 2020-12-01 20:59:28下载
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This code for countor . it is design in verilog HDL.
This code for countor . it is design in verilog HDL.
- 2022-07-27 18:33:04下载
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dds正弦发生器代码
讲述了dds直接数字频率合成的基本原理，同时用ＶＨＤＬ语言编写dds原代码用于生成正弦波，并在ISE开发平台进行仿真和MATLAB验证正弦波输出结果(described dds direct digital frequency synthesis of the basic tenets addition to the use of VHDL prepared dds source used to produce sine, and ISE development platform for simulation and verification MATLAB sine wave output)
- 2005-04-21 08:04:15下载
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Study_Test
说明： 实现简单的硬件加法器、除法器，实现源码文中注释(Realize simple hardware adder and divider, realize source code)
- 2020-06-21 05:20:01下载
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一个可综合的串并转换接口verilog源代码
一个可综合的串并转换接口verilog源代码-a comprehensive series of conversion and interface Verilog source code
- 2022-03-17 00:42:34下载
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