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16点FFT verilog 代码
16点FFT的verilog实现，可以在FPGA上实现，实现硬件加速
- 2022-02-22 07:15:24下载
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hdl_adder
说明： MATLAB to HDL Code conversion
- 2020-06-17 12:40:01下载
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bldc_motor_control_design_example
无刷直流电机 VHDL VERILOG 控制,速度环，RS232 串口接收发送 始终分频 PWM生成 电机相序 actel FPGA使用-VERILOG BLDC control of the use of actel FPGA( actel VERILOG BLDC control of the use of actel FPGA)
- 2020-10-29 09:19:57下载
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vhdl1008
PCI slave IP core, in VHDL language ,has been verified,it is very easy to use.
it is an ideal IP to study PCI,design PCI Bridge
- 2020-06-18 18:20:01下载
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57578865dac_sigma_delta
对delta sigma进行设计，实现delta sigma ADC的设计(this is use for delta sigma adc ,and design and achieve adc)
- 2020-06-16 14:40:01下载
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elecfans.com-verilog教程书
从入门到精通，从简单到难，带你轻轻松松玩转FPGA(It is used to measure noise and detect road noise pollution. It is accurate and has good effect.)
- 2018-03-10 20:48:26下载
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FPGA设计全流程Modelsim+Synplify.Pro+ISE
说明： 介绍了FPGA的使用以及modelsim联合synplify工具的使用方法(This paper introduces the use of FPGA and the use of Modelsim joint Synplify tool)
- 2020-04-14 11:48:29下载
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VMD642_CPLD
本例程位于 VMD642_CPLD目录中。
使用 CPLD 实现辅助译码、LED 指示灯控制、看门狗等各种逻辑控制电路。源程序使
用 Verilog HDL书写，编译开发系统使用 Cypress公司的 Warp 6.3。(This routine is located VMD642_CPLD directory. Using CPLD implementation auxiliary decoding, LED indicator control, watchdog, and other logic control circuitry. Written using Verilog HDL source code, the compiler development system using Cypress' s Warp 6.3.)
- 2013-09-13 13:59:52下载
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uart_rx
uart接收模块
// 波特率：9600
// 数据位：8
// 停止位：1
// 校验位：0(UART receive module
Baud rate: 9600 /
/ / data: 8
/ / stop: 1
/ / check digit: 0)
- 2017-07-10 13:56:54下载
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8位大小比较器
说明： 8位大小比较器的VHDL源代码，Magnitude Comparator
VHDL description of a 4-bit magnitude comparator with expansion inputs(eight compared with the size of the VHDL source code, Magnitude Comparator VHDL description of a 4-bit magnitude comparator inputs with expansion)
- 2005-10-28 22:35:12下载
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