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DATA_scramble
扰码器的verilog实现,参考802.11a相关标准(Scrambler in verilog implementation)
- 2009-12-20 16:44:15下载
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锁相环设计及 fpga 实现
本文提出了基于 FPGA 用 Verilog 和其执行的锁相环设计。采用 Verilog HDL 设计了锁相环。针对采用赛灵思 ISE 12.1 模拟器用来模拟Verilog 代码。本文给出了锁相环的基本块的详细信息。在本文中，中详细描述了的锁相环实现。使用针对采用赛灵思及其仿真结果也是讨论了。它还提出了针对采用赛灵思 SPARTAN3E 锁相环设计的 FPGA 实现XC3S200 芯片，它的结果。锁相环设计 200 千赫的中心频率。的锁相环工作频率范围是设计的 189 Hz 至 215 千赫，锁系列
- 2022-09-05 14:20:03下载
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FPGA中VGA接口
基于 FPGA的 VGA 接口的实例，在这里，我们先要考虑 vga_interface.v 支持的图像分辨率，亦即 16x 16 。所以 RAM
所需要的储存空间是 16Bits x 16Words。RAM 和 FIFO 一样，要访问 RAM 的时候都需
要拉高 xx_En_Sig 信号。由于RAM 包含 16Bits 所以 Write_Data 和 Read_Data, 皆
是16 位的位宽。当然，16Words 表示了 xx_Addr_Sig 是 4位的位宽。
- 2022-12-04 02:40:07下载
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Servo
VHDL servo control from
technique of Pulse Width Modulation (PWM )
- 2014-10-10 15:34:33下载
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VGA 脱开功能为斯巴达
用来代表不同的颜色，在 FPGA 使用斯巴达 3E 板，然后更改使用开关来得到不同的颜色
- 2022-11-08 05:10:03下载
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基于FPGA的串口通信设计
本代码我们做的是“回环测试”，上微机首先通过串口通信发送数据到FPGA，FPGA接收到数据以后再将其发回给上位机，通过观察上位机的数据显示窗口，我们就能确定基于FPGA的串口数据手法是否正确。
- 2023-08-30 18:35:04下载
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3input_xor
用Hspice实现一个三输入异或门，并分析其功耗和延时。(A three input XOR gate is implemented by Hspice, and its power consumption and delay are analyzed.)
- 2018-06-12 11:06:45下载
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Hardware-CNN-master
说明： Convolutional neural network code for fpga
- 2019-02-27 15:21:22下载
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格雷码转二进制的Verilog程序
资源描述该代码通过采用Verilog语言中的for循环语句实现了格雷码转二进制代码的功能，不同于网上的代码是该代码进行了修正，通过了ModelSim仿真完全正确，可以用来作为for循环语句的学习
- 2022-10-16 07:50:03下载
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灰色计数器
资源描述这是一个verilog代码转换成二进制码格雷码，这有助于减少开关活动从而功率降低。
- 2023-03-03 23:45:04下载
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