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32位流水线浮点加法器
浮点系统是为在大动态范围内提供高分辨率而开发的。当动态范围有限的定点系统出现故障时，浮点系统通常可以提供解决方案。然而，浮点系统带来了速度和复杂性的惩罚。大多数微处理器浮点系统符合已出版的单精度或双精度IEEE浮点标准。
- 2022-02-07 22:08:07下载
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project1
使用system verilog编写的一系列代码。包括二进制码与格雷码转换，优先编码器，38解码器，计数器等等(system verilog code with testbench.)
- 2020-06-23 08:20:02下载
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TechAss-2006
un controller pi par le langage VHDL xilinx ise design 13.2
- 2013-12-16 22:53:24下载
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VHDL
先设计序列发生器产生序列：1011010001101010；再设计序列检测器，检测序列发生器产生序列，若检测到信号与预置待测信号相同，则输出“1”，否则输出“0”，并且将检测到的信号的显示出来。(First design sequence generator sequence: 1011010001101010 redesign sequence detector to detect sequence generator sequence, if the same signal is detected with the preset test signal output " 1" , otherwise " 0" , and the detection display signal out.)
- 2015-01-04 12:35:54下载
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count4
这是一个基于Quartus2 开发环境的4输入加法器( 4adder basic on Quartus2)
- 2013-08-04 09:45:07下载
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Endat2_1_freq
用verilog实现endat2_1驱动,并用signalTap捕捉信号。(Using verilog achieve endat2_1 drive and use signalTap capture signal.)
- 2021-04-26 15:08:45下载
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Xilinx_AXI
说明： AXI verilog designs with testbench: AXI-lite, AXI, AXI-stream
- 2020-04-21 01:18:30下载
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uart_tx_rx
在altera的FPGA平台上实现rs232串口的自收发通信，速率为115200波特率，PC机使用串口调试助手即可观察结果。包含全部代码与工程，本人亲自测试通过。(Realization of self transmitting and receiving communication serial port of RS232 In altera on the FPGA platform, at a rate of 115200 baud rate, PC using serial debugging assistant can be observed. Contains all the code and engineering, I personally tested by.
)
- 2014-06-11 21:57:41下载
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Hamming_decoder-1
this program does something im not sure what but all i want is to get into the damn site thank you
- 2010-09-09 16:46:51下载
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P4 (3)
支持{addu、subu、lui、ori、jal、jr、lw、sw、nop}指令集的单周期CPU，verilog硬件描述语言实现(Support {addu, subu, lui, ori, jal, jr, lw, sw, nop} instruction set of one-cycle CPU, Verilog hardware description language implementation)
- 2018-12-02 17:22:40下载
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